1 產品簡介1.1 產品特點下載速度快，超越 JLINK V8，接近 JLINK V9采用 2.4G 無線通信，自動跳頻支持 1.8V~5V 設備，自動檢測支持 1.8V/3.3V/5V 電源輸出，上位機設置支持目標板取電/給目標板供電支持 MDK/IAR 編譯器，無需驅動，不丟固件支持 Cortex M0/M1/M3/M4/M7 等內核 ARM 芯片支持仿真調試，支持代碼下載、支持虛擬串口提供 20P 標準 JTAG 接口、提供 4P 簡化 SWD 接口支持 XP/WIN7/WIN8/WIN10 等操作系統尺寸小巧，攜帶方便1.2 基本參數產品名稱 ATK-HSWLDBG 高速無線調試器產品型號 ATK-HSWLDBG支持芯片 ARM Cortex M0/M1/M3/M4/M7 全系列通信方式 USB（免驅）仿真接口 JTAG、SWD支持編譯器 MDK、IAR串口速度 10Mbps（max）燒錄速度 10M通信距離 ≥10MTX 端工作電壓 5V（USB 供電）TX 端工作電流 151mARX 端工作電壓 3.3V/5V(USB 或者 JTAG 或者 SWD 供電)RX 端工作電流 132mA@5V工作溫度 -40℃~+85℃尺寸 66.5mm*40mm*17mm1.3 產品實物圖圖 發送端圖 接收端圖 接收端接口輸出電壓示意圖，所有標注 GND 的引腳均為地線1.4 接線示意圖高速無線調試器發送端，接線圖：高速無線調試器接收端，JTAG/SWD 接口供電，接線示意圖：高速無線調試器接收端，USB 接口供電，接線示意圖：1.5 高速無線調試器工作原理示意圖電腦端 高速無線調試器發送端 USB 接口目標 MCU 高速無線調試器接收端 JTAG/SWD 接口目標 MCU 高速無線調試器接收端5V 電源JTAG/SW 接口 USB 接口高速無線調試器JTAG/SW 接口 目標 MCU 高速無線調試器接收端USB 接口 電腦端 高速無線調試器發送端無線模塊無線模塊2、MDK 配置教程注意：低版本 MDK 對高速無線調試器的支持不完善，推薦 MDK5.23及以上版本。MDK5.23~MDK5.26 對高速 DAP 的支持都有 bug，必須打補丁。參考“mdk 補丁”文件夾下的相關文檔解決。SWD 如果接3 線，請查看第 10 章，常見問題 1。要提高速度，參考 4.2 節配置無線參數為大包模式。如果無線通信不穩定，參考常見問題 4。
標簽： 高速無線調試器
上傳時間： 2022-06-04
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標簽： pcb Cadence Allegro
上傳時間： 2022-06-17
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隨著數字信號處理技術和數字電路工作速度的提高，以及對于系統靈敏度等要求的不斷提高，對于高速、高精度的ADC、DAC的指標都提出了很高的要求。比如在移動通信、圖像采集等應用領域中，一方面要求ADC有比較高的采樣率以采集高帶寬的輸入信號，另一方面又要有比較高的位數以分辨細微的變化。因此，保證ADC/DAC在高速采樣情況下的精度是一個很關鍵的問題。ADC/DAC芯片的性能測試是由芯片生產廠家完成的，需要借助昂貴的半導體測試儀器，但是對于板級和系統級的設計人員來說，更重要的是如何驗證芯片在板級或系統級應用上的真正性能指標。ADC的主要參數ADC的主要指標分為靜態指標和動態指標2大類。靜態指標主要有：Differ ential Non-Li nearity（DNL）ntegral Non-Li nearity（INL）Of fset Error ull Scale Gain Error動態指標主要有：
上傳時間： 2022-06-19
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本文首先對eMMC5.0規范進行了研究總結，并在此基礎上根據系統指標提出了整體設計方案。存儲器以FPGA作為主控制器，按照功能劃分為SFP光纖接口模塊、DDR3高速緩存模塊、eMMC陣列存儲模塊和與上位機通信的干兆網模塊。在系統邏輯設計中重點介紹了eMMC陣列控制邏輯的實現。通過對eMMC陣列的初始化單元、傳輸控制單元、命令接口單元以及陣列同步邏輯單元的設計，實現了eMMC陣列在HS400工作模式下的數據存儲。然后對系統其他模塊進行設計，配合完成整個系統的存儲功能。最后，依據設計方案，搭建了硬件測試平臺。使用ChipScope，IBERT等對各個模塊進行了在線調試。重點對eMMC陣列控制器進行了調試，并對SFP光纖接口模塊和DDR3高速緩存模塊的邏輯進行了驗證。結果表明，本文設計的使用eMMC新型存儲介質的高速固態存儲器能夠實現156MB/s的存儲帶寬，同時具有容量大、可移植強與系統升級容易等特點，滿足設計要求。本文開展的基于eMMC陣列的高速固態存儲器的研究與設計，為后續動態測試領域的應用奠定了基礎。關鍵詞：eMMC陣列，eMMC5.0，數據存儲器，HS400
上傳時間： 2022-06-19
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廣東工業大學碩士學位論文 (工學碩士) 基于FPGA的PCIE數據采集卡設計數據采集處理技術與傳感器技術、信號處理技術和PC機技術共同構成檢測 技術的基礎，其中數據采集處理技術作為實現自動化檢測的前提，在整個數字化 系統中處于尤為重要的地位。對于核磁共振這樣復雜的系統設備，實現自動化測 試顯得尤為必要，又因為核磁共振成像系統的特殊性，對數據的采集有特殊要求， 需要根據各種脈沖序列的不同要求設置采樣點數和采樣間隔，根據待采信號的不 同帶寬來設置采樣率，將系統成像的數據采集下來進行處理，最后重建圖像和顯 示。因此本文基于現有的采集技術開發專門應用于核磁共振成像的數據采集卡。 該采集卡從軟件與硬件兩個方面對基于FPGA的PCIE數據采集卡進行了研 究，并完成了實物設計。軟件方面以FPGA為核心芯片完成數據采集卡的接口控 制以及數據處理。通過Altera的GXB IP核對數據進行捕捉，同時根據實際需要 設計了傳輸協議，由數據處理模塊將捕捉到的數據通過CIC濾波器進行抽取濾 波，然后將信號存入DDR2 SDRAM存儲芯片中。在傳輸接口設計上采用PCIE 總線接口的數據傳輸模式，并利用FPGA的IP核資源完成接口的邏輯控制。 硬件部分分為FPGA外圍配置電路、DDR2接口電路、PCIE接口電路等模 塊。該采集卡硬件系統由Flash對FPGA進行初始化，通過FPGA配置PCIE總 線，根據FPGA中PCIE通道引腳的要求進行布局布線。DDR2接口電路模塊依 據DDR2芯片驅動和接收端的電平標準、端接方式確定DDR2與FPGA之間通 信的各信號走線。針對各個模塊接口電路的特點分別進行眼圖測試，分析了板卡 的通信質量，對整個原理圖布局進行了設計優化。 通過測試，該數據采集卡實現了通過CPLD對FPGA進行加載，并在FPGA 內部實現了抽取濾波等高速數字信號處理，各種接IsI和控制邏輯以及通過大容量 的DDR2 SDRAM緩存各種數據處理結果正確。經系統成像，該采集卡采集下來 的數字信息可通過圖像重建準確成像，為核磁共振成像系統的工程實現打下了良 好的成像基礎。
上傳時間： 2022-06-21
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基于FPGA的線型CCD高速驅動采集一控制板設計摘要：線型CCD圖像傳感器在工業檢測、圖像測量和機器視覺等方面有著廣泛的應用。本文針對CCD測量應用系統中的前端處理、驅動控制和信號采集，設計制作了一款基于FPGA的高速驅動采集 體化控制板。該控制板選用了Altera公司的Cyclone系列FPGA和TI公司的專用圖像信號處理芯片VSP5010，由FPGA對VSP5010進行配置，生成雙路CCD驅動脈沖，控制接收A/D變換后的圖像數據，并以適當的接口方式將采集數據送入計算機以便進行后期處理。該控制板將CCD的驅動脈沖產生和圖像數據采集集于一體，有效簡化了CCD測量應用系統前端的外部電路設計，提高了圖像數據采集速率和質量，并具有靈活性強，易于擴展等特點。關鍵詞：線型CCD：FPGA：AFE：驅動：數據采集
上傳時間： 2022-06-22
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應用于 POS 機、收銀機等80mm 高速微型打印機（原理圖、上位機、程序源碼）
標簽： 微型打印機
上傳時間： 2022-06-22
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CCD作為一種光電轉換器件，由于其具有精度高、分辨率好、性能穩定等特點，目前廣泛應用于圖像傳感和非接觸式測量領域。在CCD應用技術中，最關鍵的兩個問題是CCD驅動時序的產生和CCD輸出信號的處理。對于CCD輸出信號，可以根據CCD像素頻率和輸出信號幅值來選擇合適的片外或片內模數轉換器；而對于CCD驅動時序，則有幾類常用的產生方法。1常用的CCD驅動時序產生方法CCD廠家眾多，型號各異，其驅動時序的產生方法也多種多樣，一般有以下4種：0）數字電路驅動方法這種方法是利用數字門電路及時序電路直接構建驅動時序電路，其核心是一個時鐘發生器和幾路時鐘分頻器，各分頻器對同一時鐘進行分頻以產生所需的各路脈沖。該方法的特點是可以獲得穩定的高速驅動脈沖，但邏輯設計和調試比較復雜，所用集成芯片較多，無法在線調整驅動頻率。
上傳時間： 2022-06-23
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本資源為華為內部的高速數字電路設計教程，很有參考價值，無論是初學者還是老手都會有所收獲
標簽： 數字電路
上傳時間： 2022-06-24
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文檔為線陣CCD高速圖像采集與處理系統總結文檔，是一份不錯的參考資料，感興趣的可以下載看看，，，，，，，，，，，，，
上傳時間： 2022-06-26
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