本內(nèi)容匯總了近30個(gè)PCB布線知識面試題是PCB工程師必備的知識點(diǎn)總結(jié)，也是面試者需要的知識。如何處理實(shí)際布線中的一些理論沖突的問題，在高速設(shè)計(jì)中，如何解決信號的完整性問題?差分布線方式是如何實(shí)現(xiàn)的?對于只有一個(gè)輸出端的時(shí)鐘信號線，如何實(shí)現(xiàn)差分布線?等問題
上傳時(shí)間： 2015-01-02
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We would like to welcome you as a user of the Allegro CX, a rugged, handheld fi eld PC for data collection. Developed with the input of data collection professionals worldwide, the Allegro CX is adaptable and versatile for use in a wide variety of data collection environments. The Allegro CX continues to utilize our ergonomic, lightweight design that is standard in our line of Allegro Field PCs. This design makes your Allegro easy to use for extended periods while moving to and from data collection sites in the fi eld.
標(biāo)簽： allegro manual cx 教程
上傳時(shí)間： 2015-01-02
上傳用戶：zhangyi99104144
在使用DBCA之前，先檢視一下目前環(huán)境。以我的系統(tǒng)為例：作業(yè)系統(tǒng)為SUSE LINUX 7.2，安裝了oracle 9i Enterprise Edition Release 9.0.1,Oracle 9i資料庫的oraclde SID設(shè)定為ora901.
上傳時(shí)間： 2015-01-02
上傳用戶：13188549192
提出了一種基于FPGA的時(shí)鐘跟蹤環(huán)路的設(shè)計(jì)方案,該方案簡化了時(shí)鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時(shí)鐘調(diào)整電路的復(fù)雜度。實(shí)際電路測試結(jié)果表明,該方案能夠使接收機(jī)時(shí)鐘快速準(zhǔn)確地跟蹤發(fā)射機(jī)時(shí)鐘的變化,且時(shí)鐘抖動小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。
標(biāo)簽： FPGA 時(shí)鐘 跟蹤環(huán)路
上傳時(shí)間： 2015-01-02
上傳用戶：bhqrd30
如果符合以下條件,則無論是以原文形式,且不論是否修改,再分發(fā)和使用本文檔都是被允許的.
標(biāo)簽： Cadence 注意事項(xiàng)
上傳時(shí)間： 2015-01-02
上傳用戶：gdgzhym
FSM 分兩大類：米里型和摩爾型。 組成要素有輸入(包括復(fù)位)，狀態(tài)(包括當(dāng)前狀態(tài)的操作)，狀態(tài)轉(zhuǎn)移條件，狀態(tài)的輸出條件。 設(shè)計(jì)FSM 的方法和技巧多種多樣，但是總結(jié)起來有兩大類：第一種，將狀態(tài)轉(zhuǎn)移和狀態(tài)的操作和判斷等寫到一個(gè)模塊(process、block)中。另一種是將狀態(tài)轉(zhuǎn)移單獨(dú)寫成一個(gè)模塊，將狀態(tài)的操作和判斷等寫到另一個(gè)模塊中(在Verilog 代碼中，相當(dāng)于使用兩個(gè)“always” block)。其中較好的方式是后者。其原因 如下： 首先FSM 和其他設(shè)計(jì)一樣，最好使用同步時(shí)序方式設(shè)計(jì)，好處不再累述。而狀態(tài)機(jī)實(shí)現(xiàn)后，狀態(tài)轉(zhuǎn)移是用寄存器實(shí)現(xiàn)的，是同步時(shí)序部分。狀態(tài)的轉(zhuǎn)移條件的判斷是通過組合邏輯判斷實(shí)現(xiàn)的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時(shí)序和組合邏輯分別放到不同的程序塊(process，block) 中實(shí)現(xiàn)。這樣做的好處不僅僅是便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶添加合適的時(shí)序約束條件，利于布局布線器實(shí)現(xiàn)設(shè)計(jì)。顯式的 FSM 描述方法可以描述任意的FSM(參考Verilog 第四版)P181 有限狀態(tài)機(jī)的說明。兩個(gè) always 模塊。其中一個(gè)是時(shí)序模塊，一個(gè)為組合邏輯。時(shí)序模塊設(shè)計(jì)與書上完全一致，表示狀態(tài)轉(zhuǎn)移，可分為同步與異步復(fù)位。
標(biāo)簽： 狀態(tài)
上傳時(shí)間： 2015-01-02
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隨著HDL Hardware Description Language 硬件描述語言語言綜合工具及其它相關(guān)工具的推廣使廣大設(shè)計(jì)工程師從以往煩瑣的畫原理圖連線等工作解脫開來能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實(shí)現(xiàn)上極大地提高了工作效率任何事務(wù)都是一分為二的有利就有弊我們發(fā)現(xiàn)現(xiàn)在越來越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語言描述電路時(shí)腦袋里沒有任何電路概念或者非常模糊也不清楚自己寫的代碼綜合出來之后是什么樣子映射到芯片中又會是什么樣子有沒有充分利用到FPGA的一些特殊資源遇到問題立刻想到的是換速度更快容量更大的FPGA器件導(dǎo)致物料成本上升更為要命的是由于不了解器件結(jié)構(gòu)更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計(jì)技巧過分依賴綜合等工具工具不行自己也就束手無策導(dǎo)致問題遲遲不能解決從而嚴(yán)重影響開發(fā)周期導(dǎo)致開發(fā)成本急劇上升 目前我們的設(shè)計(jì)規(guī)模越來越龐大動輒上百萬門幾百萬門的電路屢見不鮮同時(shí)我們所采用的器件工藝越來越先進(jìn)已經(jīng)步入深亞微米時(shí)代而在對待深亞微米的器件上我們的設(shè)計(jì)方法將不可避免地發(fā)生變化要更多地關(guān)注以前很少關(guān)注的線延時(shí)我相信ASIC設(shè)計(jì)以后也會如此此時(shí)如果我們不在設(shè)計(jì)方法設(shè)計(jì)技巧上有所提高是無法面對這些龐大的基于深亞微米技術(shù)的電路設(shè)計(jì)而且現(xiàn)在的競爭越來越激勵(lì)從節(jié)約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯(cuò)誤認(rèn)識開始從FPGA器件結(jié)構(gòu)出發(fā)以速度路徑延時(shí)大小和面積資源占用率為主題描述在FPGA設(shè)計(jì)過程中應(yīng)當(dāng)注意的問題和可以采用的設(shè)計(jì)技巧本文對讀者的技能基本要求是熟悉數(shù)字電路基本知識如加法器計(jì)數(shù)器RAM等熟悉基本的同步電路設(shè)計(jì)方法熟悉HDL語言對FPGA的結(jié)構(gòu)有所了解對FPGA設(shè)計(jì)流程比較了解
上傳時(shí)間： 2015-01-02
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針對Virtex-6 給出了HDL設(shè)計(jì)指南，其中，賽靈思為每個(gè)設(shè)計(jì)元素給出了四個(gè)設(shè)計(jì)方案元素，并給出了Xilinx認(rèn)為是最適合你的解決方案。這4個(gè)方案包括：實(shí)例，推理，CORE Generator或者其他Wizards，宏支持.
標(biāo)簽： Virtex HDL 設(shè)計(jì)指南
上傳時(shí)間： 2015-01-02
上傳用戶：pinksun9
摘要:本應(yīng)用指南提供了一種方法可從3.3V接口對Spartan™-3和Spartan-3L FPGA進(jìn)行配置。它針對每種配置模式都提供了一組經(jīng)驗(yàn)證的連接框圖。這些框圖是完整且可直接使用的解決方案。
標(biāo)簽： Spartan FPGA 3.3 應(yīng)用指南
上傳時(shí)間： 2015-01-02
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為了研制高性能的全數(shù)字永磁同步電機(jī)驅(qū)動系統(tǒng)，本文提出了一種基于FPGA的單芯片驅(qū)動控制方案。它采用硬件模塊化的現(xiàn)代EDA設(shè)計(jì)方法，使用VHDL硬件描述語言，實(shí)現(xiàn)了永磁同步電機(jī)矢量控制系統(tǒng)的設(shè)計(jì)。方案包括矢量變換、空間矢量脈寬調(diào)制(SVPWM)、電流環(huán)、速度環(huán)以及串行通訊等五部分。經(jīng)過仿真和實(shí)驗(yàn)表明，系統(tǒng)具有良好的穩(wěn)定性和動態(tài)性能，調(diào)節(jié)轉(zhuǎn)速的范圍可以達(dá)到0.5r/min~4200r/min，對干擾誤差信號具有較強(qiáng)的容錯(cuò)性，能夠滿足高性能的運(yùn)動控制領(lǐng)域?qū)τ来磐诫姍C(jī)驅(qū)動系統(tǒng)的要求。
標(biāo)簽： FPGA 性能 永磁同步 電機(jī)驅(qū)動
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