常見問題數(shù)據(jù)采集控制系統(tǒng)的組成？ 1、變送器和執(zhí)行器 2、信號(hào)調(diào)理器3、數(shù)據(jù)采集控制硬件4、計(jì)算機(jī)軟件 選擇數(shù)據(jù)采集卡要從那幾個(gè)方面進(jìn)行考慮？ 1、通道的類型及個(gè)數(shù)2、差分或單端輸入3、采樣速度4、精度要求 名詞解釋單端輸入方式：各路輸入信號(hào)共用一個(gè)參考電位，即各路輸入信號(hào)共地，這是最常用的接線方式。使用單端輸入方式時(shí)，地線比較穩(wěn)定，抗干擾能力較強(qiáng)。 雙端輸入方式：各路輸入信號(hào)各自使用自己的參考電位，即各路輸入信號(hào)不共地。如果輸入信號(hào)來自不同的信號(hào)源，而這些信號(hào)源的參考電位(地線)略有差異，可考慮使用這種接線方式。 單極性信∶號(hào)輸入信號(hào)相對(duì)于模擬地電位來講,只偏向一側(cè),如輸入電壓為0～10V。雙極性信號(hào)∶輸入信號(hào)相對(duì)于模擬地電位來講,可高可低,如輸入電壓為-5V～+5V。 A/D轉(zhuǎn)換速率∶表明A/D轉(zhuǎn)換芯片的工作速度。 初始地址∶使用板卡時(shí)，需要對(duì)卡上的一組寄存器進(jìn)行操作，這組寄存器占用數(shù)個(gè)連續(xù)的地址，一般將其中最低的地址值定為此卡的初始地址。
標(biāo)簽： 數(shù)據(jù)采集 圖解
上傳時(shí)間： 2014-01-13
上傳用戶：sy_jiadeyi
重大消息:完美NRF24L01+的代替面世了,SI24R1,它與NORDIC 的 NRF24L01+是完全兼容的（SPI 的操作時(shí)序，寄存器定義，工作狀態(tài) 圖），可以相互通信，支持NRF24L01+的所有通信功能。Si24R 完全 PIN 對(duì)PIN 替換NORDIC 的NRF24L01+ ,只要在原來焊NRF24L01P 的 位置上焊上SI24R1，就可以正常通信，SI24R1 還可以與NRF24L01P 相互通信，最大功率做到7DB，靈敏度更高，功耗更低，價(jià)格更廉. 為廣大NORDIC 的用戶節(jié)約了不少的生產(chǎn)成本!
上傳時(shí)間： 2014-01-15
上傳用戶：ks201314
為解決現(xiàn)Z-Stack定位程序代碼量大，結(jié)構(gòu)復(fù)雜等問題，提出一種基于TinyOS的CC2430定位方案。在分析TinyOS組件架構(gòu)基礎(chǔ)上，設(shè)計(jì)實(shí)現(xiàn)盲節(jié)點(diǎn)、錨節(jié)點(diǎn)與匯聚節(jié)點(diǎn)間的無線通信以及匯聚節(jié)點(diǎn)與PC機(jī)的串口通信。在此基礎(chǔ)上實(shí)現(xiàn)PC對(duì)各錨節(jié)點(diǎn)RSSI（Received Signal Strength Indicator）寄存器值的正確讀取，確定實(shí)驗(yàn)室環(huán)境下對(duì)數(shù)-常態(tài)無線傳播模型的具體參數(shù)，并采用質(zhì)心算法來提高定位精度。實(shí)驗(yàn)顯示，在由四個(gè)錨節(jié)點(diǎn)組成的4.8×3.6 m2矩形定位區(qū)域中，通過RSSI質(zhì)心定位算法求得的盲節(jié)點(diǎn)坐標(biāo)為（2.483 1，1.018 5），實(shí)際坐標(biāo)為（2.40，1.20），誤差為0.199 6 m，表明較好地實(shí)現(xiàn)對(duì)盲節(jié)點(diǎn)的定位。
上傳時(shí)間： 2013-10-21
上傳用戶：whymatalab2
本應(yīng)用手冊(cè)闡述了此方案的設(shè)計(jì)理念，RF1A寄存器，以及WOR功能的時(shí)序。同時(shí)詳細(xì)介紹了CC430F613x和CC430F513x等子系列的特殊用例，并將其歸檔。通過在CC430F613x和CC430F513x子系列上使用WOR的應(yīng)用實(shí)例，本應(yīng)用手冊(cè)給出結(jié)論。
上傳時(shí)間： 2013-11-15
上傳用戶：a471778
基于VHDL的FPGA和Nios II 實(shí)例精煉【作者：劉福奇；出版社：北京航空航天大學(xué)出版社】（本書優(yōu)酷視頻地址：http://www.youku.com/playlist_show/id_5882081.html） 內(nèi)容簡(jiǎn)介：本書分為4個(gè)部分：Quartus Ⅱ軟件的基本操作、VHDL語法介紹、FPGA設(shè)計(jì)實(shí)例和Nios Ⅱ設(shè)計(jì)實(shí)例；總結(jié)了編者幾年來的FPGA設(shè)計(jì)經(jīng)驗(yàn)，力求給初學(xué)者或是想接觸這方面知識(shí)的讀者提供一種快速入門的方法；適合電子相關(guān)專業(yè)的大學(xué)生、FPGA的初學(xué)者以及對(duì)FPGA有興趣的電子工程師。初學(xué)者可以按照步驟學(xué)習(xí)。本書中提及到時(shí)間計(jì)算問題，不光提出有時(shí)間戳的方法， 還介紹了一種通過讀取定時(shí)器的寄存器來計(jì)算時(shí)間的方法。其實(shí)，有人認(rèn)為，本書最好的部分是：DMA的實(shí)現(xiàn)說明（本書從3個(gè)方面講述了DMA的使用）?，F(xiàn)在學(xué)習(xí)Verilog HDL的人或許比較多，但是用VHDL的人可以學(xué)習(xí)下，這本書還是很不錯(cuò)的。
上傳時(shí)間： 2014-07-10
上傳用戶：米米陽123
FSM 分兩大類：米里型和摩爾型。 組成要素有輸入(包括復(fù)位)，狀態(tài)(包括當(dāng)前狀態(tài)的操作)，狀態(tài)轉(zhuǎn)移條件，狀態(tài)的輸出條件。 設(shè)計(jì)FSM 的方法和技巧多種多樣，但是總結(jié)起來有兩大類：第一種，將狀態(tài)轉(zhuǎn)移和狀態(tài)的操作和判斷等寫到一個(gè)模塊(process、block)中。另一種是將狀態(tài)轉(zhuǎn)移單獨(dú)寫成一個(gè)模塊，將狀態(tài)的操作和判斷等寫到另一個(gè)模塊中(在Verilog 代碼中，相當(dāng)于使用兩個(gè)“always” block)。其中較好的方式是后者。其原因 如下： 首先FSM 和其他設(shè)計(jì)一樣，最好使用同步時(shí)序方式設(shè)計(jì)，好處不再累述。而狀態(tài)機(jī)實(shí)現(xiàn)后，狀態(tài)轉(zhuǎn)移是用寄存器實(shí)現(xiàn)的，是同步時(shí)序部分。狀態(tài)的轉(zhuǎn)移條件的判斷是通過組合邏輯判斷實(shí)現(xiàn)的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時(shí)序和組合邏輯分別放到不同的程序塊(process，block) 中實(shí)現(xiàn)。這樣做的好處不僅僅是便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶添加合適的時(shí)序約束條件，利于布局布線器實(shí)現(xiàn)設(shè)計(jì)。顯式的 FSM 描述方法可以描述任意的FSM(參考Verilog 第四版)P181 有限狀態(tài)機(jī)的說明。兩個(gè) always 模塊。其中一個(gè)是時(shí)序模塊，一個(gè)為組合邏輯。時(shí)序模塊設(shè)計(jì)與書上完全一致，表示狀態(tài)轉(zhuǎn)移，可分為同步與異步復(fù)位。
標(biāo)簽： 狀態(tài)
上傳時(shí)間： 2015-01-02
上傳用戶：aa17807091
設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對(duì)性變差，某些情況下會(huì)變得不方便或者將增加硬件成本。此時(shí)，需要進(jìn)行自行FIFO設(shè)計(jì)。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長(zhǎng)包的處理。
標(biāo)簽： FPGA FIFO 信元 設(shè)計(jì)方法
上傳時(shí)間： 2013-11-05
上傳用戶：ch3ch2oh
設(shè)計(jì)了一種基于FPGA純硬件方式實(shí)現(xiàn)方向?yàn)V波的指紋圖像增強(qiáng)算法。設(shè)計(jì)采用寄存器傳輸級(jí)（RTL）硬件描述語言（Verilog HDL），利用時(shí)分復(fù)用和流水線處理等技術(shù)，完成了方向?yàn)V波指紋圖像增強(qiáng)算法在FPGA上的實(shí)現(xiàn)。整個(gè)系統(tǒng)通過了Modelsim的仿真驗(yàn)證并在Terasic公司的DE2平臺(tái)上完成了硬件測(cè)試。設(shè)計(jì)共消耗了3716個(gè)邏輯單元，最高處理速度可達(dá)92.93MHz。以50MHz頻率工作時(shí)，可在0.5s以內(nèi)完成一幅256×256指紋圖像的增強(qiáng)處理。
標(biāo)簽： FPGA 方向 指紋 圖像增強(qiáng)算法
上傳時(shí)間： 2013-11-06
上傳用戶：rishian
摘要：介紹用一片GAL16V8實(shí)現(xiàn)的模≤2n可編程計(jì)數(shù)器。它是基于“最大長(zhǎng)度移位寄存器式計(jì)數(shù)器”的原理設(shè)計(jì)而成的．電路簡(jiǎn)單可靠．同時(shí)介紹一種由它組成的實(shí)用電路——由GAL實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的數(shù)字鐘電路。 關(guān)鍵詞：GAL 最大長(zhǎng)度移位寄存器式計(jì)數(shù)器
標(biāo)簽： GAL 器件 可編程計(jì)數(shù)器
上傳時(shí)間： 2013-11-12
上傳用戶：comua
通用陣列邏輯GAL實(shí)現(xiàn)基本門電路的設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康?1.了解GAL22V10的結(jié)構(gòu)及其應(yīng)用； 2.掌握GAL器件的設(shè)計(jì)原則和一般格式； 3.學(xué)會(huì)使用VHDL語言進(jìn)行可編程邏輯器件的邏輯設(shè)計(jì)； 4.掌握通用陣列邏輯GAL的編程、下載、驗(yàn)證功能的全部過程。 二、實(shí)驗(yàn)原理 1. 通用陣列邏輯GAL22V10 通用陣列邏輯GAL是由可編程的與陣列、固定（不可編程）的或陣列和輸出邏輯宏單元（OLMC）三部分構(gòu)成。GAL芯片必須借助GAL的開發(fā)軟件和硬件，對(duì)其編程寫入后，才能使GAL芯片具有預(yù)期的邏輯功能。GAL22V10有10個(gè)I/O口、12個(gè)輸入口、10個(gè)寄存器單元，最高頻率為超過100MHz。 ispGAL22V10器件就是把流行的GAL22V10與ISP技術(shù)結(jié)合起來，在功能和結(jié)構(gòu)上與GAL22V10完全相同，并沿用了GAL22V10器件的標(biāo)準(zhǔn)28腳PLCC封裝。ispGAl22V10的傳輸時(shí)延低于7.5ns，系統(tǒng)速度高達(dá)100MHz以上，因而非常適用于高速圖形處理和高速總線管理。由于它每個(gè)輸出單元平均能夠容納12個(gè)乘積項(xiàng)，最多的單元可達(dá)16個(gè)乘積項(xiàng)，因而更為適用大型狀態(tài)機(jī)、狀態(tài)控制及數(shù)據(jù)處理、通訊工程、測(cè)量?jī)x器等領(lǐng)域。ispGAL22V10的功能框圖及引腳圖分別見圖1-1和1-2所示。 另外，采用ispGAL22V10來實(shí)現(xiàn)諸如地址譯碼器之類的基本邏輯功能是非常容易的。為實(shí)現(xiàn)在系統(tǒng)編程，每片ispGAL22V10需要有四個(gè)在系統(tǒng)編程引腳，它們是串行數(shù)據(jù)輸入(SDI)，方式選擇(MODE)、串行輸出(SDO)和串行時(shí)鐘(SCLK)。這四個(gè)ISP控制信號(hào)巧妙地利用28腳PLCC封裝GAL22V10的四個(gè)空腳，從而使得兩種器件的引腳相互兼容。在系統(tǒng)編程電源為+5V，無需外接編程高壓。每片ispGAL22V10可以保證一萬次在系統(tǒng)編程。 ispGAL22V10的內(nèi)部結(jié)構(gòu)圖如圖1-3所示。 2.編譯、下載源文件 用VHDL語言編寫的源程序，是不能直接對(duì)芯片編程下載的，必須經(jīng)過計(jì)算機(jī)軟件對(duì)其進(jìn)行編譯，綜合等最終形成PLD器件的熔斷絲文件(通常叫做JEDEC文件，簡(jiǎn)稱為JED文件)。通過相應(yīng)的軟件及編程電纜再將JED數(shù)據(jù)文件寫入到GAL芯片，這樣GAL芯片就具有用戶所需要的邏輯功能。 3.工具軟件ispLEVER簡(jiǎn)介 ispLEVER 是Lattice 公司新推出的一套EDA軟件。設(shè)計(jì)輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對(duì)所設(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行功能仿真和時(shí)序仿真。編譯器是此軟件的核心，能進(jìn)行邏輯優(yōu)化，將邏輯映射到器件中去，自動(dòng)完成布局與布線并生成編程所需要的熔絲圖文件。軟件中的Constraints Editor工具允許經(jīng)由一個(gè)圖形用戶接口選擇I/O設(shè)置和引腳分配。軟件包含Synolicity公司的“Synplify”綜合工具和Lattice的ispVM器件編程工具，ispLEVER軟件提供給開發(fā)者一個(gè)簡(jiǎn)單而有力的工具。
上傳時(shí)間： 2013-11-17
上傳用戶：看到了沒有
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
