12乘12的乘法器 采用adhl語(yǔ)言編寫
標(biāo)簽： adhl 乘法器 語(yǔ)言 編寫
上傳時(shí)間： 2014-01-11
上傳用戶：silenthink
本程序能從鍵盤讀入二個(gè)五位十進(jìn)制數(shù)（1位符號(hào)位+4位數(shù)值位），并將這二個(gè)十進(jìn)制數(shù) 分別轉(zhuǎn)換為二進(jìn)制數(shù)，然后求其和，再將和以十進(jìn)制形式進(jìn)行顯示。
標(biāo)簽： 程序 十進(jìn)制數(shù) 數(shù)值 鍵盤
上傳時(shí)間： 2015-06-22
上傳用戶：ghostparker
用walsh算法實(shí)現(xiàn)的符號(hào)數(shù)乘法器,asic流片時(shí),可以不用公司的付費(fèi)乘法器的ip core.
標(biāo)簽： walsh asic core 乘法器
上傳用戶：liuchee
移位相加硬件乘法器,基于FPGA的VHDL語(yǔ)言編寫的,含有全部文件
標(biāo)簽： FPGA VHDL 移位 硬件
上傳時(shí)間： 2015-07-01
上傳用戶：bakdesec
８＊８的乘法器verilog源代碼,經(jīng)過(guò)編譯仿真的，絕對(duì)真確，對(duì)初學(xué)者很有幫助
標(biāo)簽： verilog 乘法器 源代碼 仿真
上傳時(shí)間： 2014-01-14
上傳用戶：txfyddz
一個(gè)用VerilogHDL語(yǔ)言編寫的8X8的乘法器
標(biāo)簽： VerilogHDL 8X8 語(yǔ)言 編寫
上傳時(shí)間： 2015-07-22
上傳用戶：teddysha
這是一個(gè)4位機(jī)的程序，有keybord,interrupt,display,
標(biāo)簽： 程序
上傳時(shí)間： 2015-08-13
上傳用戶：z754970244
4位漢明編譯碼源代碼。VHDL格式，經(jīng)過(guò)仿真和測(cè)試通過(guò)，請(qǐng)放心使用。
標(biāo)簽： VHDL 漢 編譯碼 源代碼
上傳時(shí)間： 2015-08-25
上傳用戶：懶龍1988
用Servlet生成4位數(shù)字的圖片驗(yàn)證碼 功能： 1 取得一個(gè)1000-9999的隨機(jī)數(shù) 2 設(shè)置圖片大小 3 設(shè)置背景色 4 設(shè)置字體色 5 隨機(jī)產(chǎn)生155條干擾線，使圖象中的認(rèn)證碼不易被其它程序探測(cè)到 6 將認(rèn)證碼顯示到圖象中
標(biāo)簽： Servlet 1000 9999 155
上傳時(shí)間： 2013-12-26
上傳用戶：songnanhua
mux4*1 vhdl 乘法器源碼 經(jīng)過(guò)測(cè)試直接可用
標(biāo)簽： vhdl mux 乘法器 源碼
上傳時(shí)間： 2015-08-28
上傳用戶：yy541071797
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