磁芯電感器的諧波失真分析 摘 要：簡述了改進(jìn)鐵氧體軟磁材料比損耗系數(shù)和磁滯常數(shù)ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數(shù)對(duì)諧波測量的影響，提出了磁心性能的調(diào)控方向。 關(guān)鍵詞：比損耗系數(shù)， 磁滯常數(shù)ηB ，直流偏置特性DC-Bias，總諧波失真THD Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033 Abstract: Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward. Key words: ratio loss coefficient，hysteresis constant，DC-Bias，THD 近年來，變壓器生產(chǎn)廠家和軟磁鐵氧體生產(chǎn)廠家，在電感器和變壓器產(chǎn)品的總諧波失真指標(biāo)控制上，進(jìn)行了深入的探討和廣泛的合作，逐步弄清了一些似是而非的問題。從工藝技術(shù)上采取了不少有效措施，促進(jìn)了質(zhì)量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。 一、 歷史回顧 總諧波失真（Total harmonic distortion） ，簡稱THD，并不是什么新的概念，早在幾十年前的載波通信技術(shù)中就已有嚴(yán)格要求<1>。1978年郵電部公布的標(biāo)準(zhǔn)YD/Z17－78“載波用鐵氧體罐形磁心”中，規(guī)定了高μQ材料制作的無中心柱配對(duì)罐形磁心詳細(xì)的測試電路和方法。如圖一電路所示，利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產(chǎn)生的非線性失真。這種相對(duì)比較的實(shí)用方法，專用于無中心柱配對(duì)罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報(bào)、電話設(shè)備的遙測振蕩器和線路放大器系統(tǒng)，其非線性失真有很嚴(yán)格的要求。 圖中 ZD —— QF867 型阻容式載頻振蕩器，輸出阻抗 150Ω， Ld47 —— 47KHz 低通濾波器，阻抗 150Ω，阻帶衰耗大于61dB， Lg88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB Ld88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB FD —— 30～50KHz 放大器， 阻抗 150Ω， 增益不小于 43 dB，三次諧波衰耗b3(0)≥91 dB, DP —— Qp373 選頻電平表，輸入高阻抗， L ——被測無心罐形磁心及線圈， C ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時(shí)，所配用線圈應(yīng)用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝， （線架為一格） ， 其空心電感值為 318μH（誤差1％） 被測磁心配對(duì)安裝好后，先調(diào)節(jié)振蕩器頻率為 36.6～40KHz， 使輸出電平值為+17.4 dB， 即選頻表在 22′端子測得的主波電平 （P2）為+17.4 dB，然后在33′端子處測得輸出的三次諧波電平（P3）， 則三次諧波衰耗值為：b3(+2)= P2+S+ P3 式中：S 為放大器增益dB 從以往的資料引證， 就可以發(fā)現(xiàn)諧波失真的測量是一項(xiàng)很精細(xì)的工作，其中測量系統(tǒng)的高、低通濾波器，信號(hào)源和放大器本身的三次諧波衰耗控制很嚴(yán)，阻抗必須匹配，薄膜電容器的非線性也有相應(yīng)要求。濾波器的電感全由不帶任何磁介質(zhì)的大空心線圈繞成，以保證本身的“潔凈” ，不至于造成對(duì)磁心分選的誤判。 為了滿足多路通信整機(jī)的小型化和穩(wěn)定性要求， 必須生產(chǎn)低損耗高穩(wěn)定磁心。上世紀(jì) 70 年代初，1409 所和四機(jī)部、郵電部各廠，從工藝上改變了推板空氣窯燒結(jié)，出窯后經(jīng)真空罐冷卻的落后方式，改用真空爐，并控制燒結(jié)、冷卻氣氛。技術(shù)上采用共沉淀法攻關(guān)試制出了μQ乘積 60 萬和 100 萬的低損耗高穩(wěn)定材料，在此基礎(chǔ)上，還實(shí)現(xiàn)了高μ7000～10000材料的突破，從而大大縮短了與國外企業(yè)的技術(shù)差異。當(dāng)時(shí)正處于通信技術(shù)由FDM（頻率劃分調(diào)制）向PCM（脈沖編碼調(diào)制） 轉(zhuǎn)換時(shí)期， 日本人明石雅夫發(fā)表了μQ乘積125 萬為 0.8×10 ，100KHz）的超優(yōu)鐵氧體材料<3>，其磁滯系數(shù)降為優(yōu)鐵
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
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電路板布局………………………………………42.1 電源和地…………………………………………………………………….42.1.1 感抗……………………………………………………………………42.1.2 兩層板和四層板………………………………………………………42.1.3 單層板和二層板設(shè)計(jì)中的微處理器地……………………………….42.1.4 信號(hào)返回地……………………………………………………………52.1.5 模擬數(shù)字和高壓…………………………………………………….52.1.6 模擬電源引腳和模擬參考電壓……………………………………….52.1.7 四層板中電源平面因該怎么做和不應(yīng)該怎么做…………………….52.2 兩層板中的電源分配……………………………………………………….62.2.1 單點(diǎn)和多點(diǎn)分配……………………………………………………….62.2.2 星型分配………………………………………………………………62.2.3 格柵化地……………………………………………………………….72.2.4 旁路和鐵氧體磁珠……………………………………………………92.2.5 使噪聲靠近磁珠……………………………………………………..102.3 電路板分區(qū)………………………………112.4 信號(hào)線……………………………………………………………………...122.4.1 容性和感性串?dāng)_……………………………………………………...122.4.2 天線因素和長度規(guī)則………………………………………………...122.4.3 串聯(lián)終端傳輸線…………………………………………………..132.4.4 輸入阻抗匹配………………………………………………………...132.5 電纜和接插件……………………………………………………………...132.5.1 差模和共模噪聲……………………………………………………...142.5.2 串?dāng)_模型……………………………………………………………..142.5.3 返回線路數(shù)目……………………………………..142.5.4 對(duì)板外信號(hào)I/O的建議………………………………………………142.5.5 隔離噪聲和靜電放電ESD ……………………………………….142.6 其他布局問題……………………………………………………………...142.6.1 汽車和用戶應(yīng)用帶鍵盤和顯示器的前端面板印刷電路板………...152.6.2 易感性布局…………………………………………………………...15
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減小電磁干擾的印刷電路板設(shè)計(jì)原則 內(nèi) 容 摘要……1 1 背景…1 1.1 射頻源.1 1.2 表面貼裝芯片和通孔元器件.1 1.3 靜態(tài)引腳活動(dòng)引腳和輸入.1 1.4 基本回路……..2 1.4.1 回路和偶極子的對(duì)稱性3 1.5 差模和共模…..3 2 電路板布局…4 2.1 電源和地…….4 2.1.1 感抗……4 2.1.2 兩層板和四層板4 2.1.3 單層板和二層板設(shè)計(jì)中的微處理器地.4 2.1.4 信號(hào)返回地……5 2.1.5 模擬數(shù)字和高壓…….5 2.1.6 模擬電源引腳和模擬參考電壓.5 2.1.7 四層板中電源平面因該怎么做和不應(yīng)該怎么做…….5 2.2 兩層板中的電源分配.6 2.2.1 單點(diǎn)和多點(diǎn)分配.6 2.2.2 星型分配6 2.2.3 格柵化地.7 2.2.4 旁路和鐵氧體磁珠……9 2.2.5 使噪聲靠近磁珠……..10 2.3 電路板分區(qū)…11 2.4 信號(hào)線……...12 2.4.1 容性和感性串?dāng)_……...12 2.4.2 天線因素和長度規(guī)則...12 2.4.3 串聯(lián)終端傳輸線…..13 2.4.4 輸入阻抗匹配...13 2.5 電纜和接插件……...13 2.5.1 差模和共模噪聲……...14 2.5.2 串?dāng)_模型……..14 2.5.3 返回線路數(shù)目..14 2.5.4 對(duì)板外信號(hào)I/O的建議14 2.5.5 隔離噪聲和靜電放電ESD .14 2.6 其他布局問題……...14 2.6.1 汽車和用戶應(yīng)用帶鍵盤和顯示器的前端面板印刷電路板...15 2.6.2 易感性布局…...15 3 屏蔽..16 3.1 工作原理…...16 3.2 屏蔽接地…...16 3.3 電纜和屏蔽旁路………………..16 4 總結(jié)…………………………………………17 5 參考文獻(xiàn)………………………17
標(biāo)簽： 印刷電路板 設(shè)計(jì)原則
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PCB設(shè)計(jì)問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒有相關(guān)設(shè)定，所以可以不檢查。 問： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線時(shí)V選擇1，怎么布線時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號(hào)分別設(shè)置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù). 問：我用ctrl+c復(fù)制線時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線時(shí)與上面的MOVE MODE設(shè)置沒有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進(jìn)行修改線時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請(qǐng)檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個(gè)軟件都不相同,所以需要多練習(xí)。 問： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫好了，但我只對(duì)（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請(qǐng)老師指點(diǎn)。這個(gè)圖在附件中請(qǐng)老師幫看一下，如果還有什么問題請(qǐng)指出來，本人在改進(jìn)。謝！！！！！答：請(qǐng)注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對(duì)相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請(qǐng)仔細(xì)閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請(qǐng)幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對(duì)應(yīng)U102和U103元件應(yīng)寫什么數(shù)值，還有這兩個(gè)元件SILK怎么自動(dòng)設(shè)置，以及SILK內(nèi)有個(gè)圓圈怎么才能畫得與該元件參數(shù)一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請(qǐng)根據(jù)元件資料自己計(jì)算。
標(biāo)簽： PCB 設(shè)計(jì)問題 集錦
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半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請(qǐng)注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時(shí)，晶片會(huì)發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡介這兩段的製造程序。
上傳時(shí)間： 2013-11-04
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PCB LAYOUT技術(shù)大全---初學(xué)者必看！ PROTEL相關(guān)疑問 1.原理圖常見錯(cuò)誤： （1）ERC報(bào)告管腳沒有接入信號(hào)： a. 創(chuàng)建封裝時(shí)給管腳定義了I/O屬性; b.創(chuàng)建元件或放置元件時(shí)修改了不一致的grid屬性,管腳與線沒有連上; c. 創(chuàng)建元件時(shí)pin方向反向,必須非pin name端連線。 （2）元件跑到圖紙界外：沒有在元件庫圖表紙中心創(chuàng)建元件。 （3）創(chuàng)建的工程文件網(wǎng)絡(luò)表只能部分調(diào)入pcb：生成netlist時(shí)沒有選擇為global。 （4）當(dāng)使用自己創(chuàng)建的多部分組成的元件時(shí),千萬不要使用annotate. 2.PCB中常見錯(cuò)誤： （1）網(wǎng)絡(luò)載入時(shí)報(bào)告NODE沒有找到： a. 原理圖中的元件使用了pcb庫中沒有的封裝; b. 原理圖中的元件使用了pcb庫中名稱不一致的封裝; c. 原理圖中的元件使用了pcb庫中pin number不一致的封裝。如三極管：sch中pin number 為e,b,c, 而pcb中為1,2,3。
上傳時(shí)間： 2013-10-20
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4層樓電梯程序，請(qǐng)大家多多指教。
上傳時(shí)間： 2015-01-02
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PLC（可編程序控制器）原理和基礎(chǔ)知識(shí)4
標(biāo)簽： PLC 可編程序控制器 基礎(chǔ)知識(shí)
上傳時(shí)間： 2013-10-26
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特點(diǎn) 精確度0.05%滿刻度 ±1位數(shù) 可量測交直流電流/交直流電壓/電位計(jì)/傳送器/Pt-100/荷重元/電阻等信號(hào) 顯示范圍0- ±19999可任意規(guī)劃 數(shù)位化指撥設(shè)定操作簡易 具有自動(dòng)歸零與保持功能 4組警報(bào)功能 15BIT 類比輸出功能 數(shù)位RS-485界面
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