采用VHDL語言設計一個4通道的數(shù)據(jù)采集控制模塊。系統(tǒng)的功能描述如下：
1.系統(tǒng)主時鐘為100 MHz。
2.數(shù)據(jù)為16位-數(shù)據(jù)線上連續(xù)2次00FF后數(shù)據(jù)傳輸開始。
3.系統(tǒng)內(nèi)部總線寬度為8位。
4.共有4個通道（ch1、ch2、ch3、ch4），每個通道配備100 Bytes的RAM，當存滿數(shù)據(jù)后停止數(shù)據(jù)采集并且相應通道的狀態(tài)位產(chǎn)生報警信號。
5.數(shù)據(jù)分為8位串行輸出，輸出時鐘由外部數(shù)據(jù)讀取電路給出。
6.具備顯示模塊驅(qū)動功能。由SEL信號設置顯示的通道，DISPLAY信號啟動所選通道RAM中數(shù)值的顯示過程。數(shù)值順次顯示一遍后顯示結(jié)束，可以重新設定SEL的值選擇下一個通道。模塊數(shù)據(jù)線為8位，顯示器件為4個8段LED。
7.數(shù)據(jù)采集模式如下：單通道采集（由SEL信號選擇通道），多通道順次采集（當前通道采滿后轉(zhuǎn)入下一通道），多通道并行采集（每通道依次采集一個數(shù)據(jù)）。模式由控制信號MODE選擇，采集數(shù)據(jù)的總個數(shù)由NUM_COLLECT給出。
8.數(shù)據(jù)采集過程中不能讀取，數(shù)據(jù)讀取過程中不能采集
標簽：
VHDL
100
MHz
上傳時間：
2013-12-25
上傳用戶：zycidjl
