MP3音樂是目前最為流行的音樂格式，因其音質、復雜度與壓縮比的完美折中，占據著廣闊的市場，不僅在互聯網上廣為流傳，而且在便攜式設備領域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設計方法，實現FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關步驟，以減少緩沖區存儲單元的容量和訪存次數。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內部的三個算法步驟融合在一起進行設計，可以省去存儲中間計算結果的緩存區單元。 (2)反量化、立體聲處理等模塊中，采用流水線設計技術，設置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續訪問公共緩存技術，合理規劃各計算子模塊的工作時序，將數據計算的時間隱藏在訪存過程中；充分利用頻率線的零值區特性，有效地減少數據計算量，加快了數據處理的速度。 (3)設計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發板為平臺，實現MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質良好。
上傳時間： 2013-07-01
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可配置端口電路是FPGA芯片與外圍電路連接關鍵的樞紐，它有諸多功能：芯片與芯片在數據上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉換，對外圍芯片的驅動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設計方法，依據可配置端口電路能實現的功能和工作原理，運用Cadence的設計軟件，結合華潤上華0.5μm的工藝庫，設計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設計的端口電路可以通過配置將它設置成單沿或者雙沿的觸發方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設計的要求。 2.基于TAP Controller的工作原理及它對16種狀態機轉換的控制，對16種狀態機的轉換完成了行為級描述和實現了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發器級聯的構架這一特點，設計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數據實現異或、同或、與以及或的功能，為此本文采用二次函數輸出的電路結構來實現以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據設置不同的上、下MOS管尺寸來調整電路的中點電壓，將端口電路設計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內，具有三態控制和驅動大負載的功能。通過對管子尺寸的大小設置和驅動大小的仿真表明：在實現TTL高電平輸出時，最大的驅動電流達到170mA，而對應的xilinx4006e的TTL高電平最大驅動電流為140mA[8]；同樣，在實現CMOS高電平最大驅動電流達到200mA,而xilinx4006e的CMOS驅動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設計的端口電路增加了雙沿觸發、將輸出數據實現二次函數的輸出方式、通過添加譯碼器將配置端口的數目減少的新的功能，且驅動能力更加強大。
上傳時間： 2013-07-20
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ARM嵌入式技術在工業和生活中正得到越來越廣泛的應用，為了適應技術的發展和社會的需求，滿足為社會培養創新型人才的需要，高校通信類和電子類專業開設ARM嵌入式技術相關課程及其實驗課程將成為趨勢。在課程中設置合理實驗，可以有效提高學生的動手能力和培養創新性思維，幫助學生更快、更好地掌握理論和應用技術。 論文設計的ARM嵌入式教學實驗系統包括一塊適合普通高校嵌入式技術實驗課程教學的實驗開發板及其配套的實驗。該實驗系統針對一般高校所開設的ARM嵌入式技術相關課程的要求而設計，配套實驗符合教學大綱及實驗課時的要求。 論文設計的實驗開發板主要組成模塊有：最小系統，包括控制器模塊、電源模塊、復位模塊、Flash ROM模塊、SDRAM模塊、JTAG接口等；擴展接口，包括LED、鍵盤、RS232串口、I2C接口、液晶模塊、以太網模塊等。實驗開發板采用S3C4510B網絡控制芯片用作控制和信號處理，使用網絡接口芯片DM9161和隔離變壓器H1102完成網絡接入，使用AM29LV160和HY57V641620HG構建16位存儲單元，使用AT24C01和PCF8583來構建I2C接口，使用MAX232完成TTL電平轉換以擴展RS232串口，并擴展鍵盤和LCD實現人機交互。實驗開發板的硬件設計充分考慮了一般高校實驗室的條件和需求，能夠較好地將成本控制在150元左右，有利于在有限的條件下為每個學生盡可能的創造動手制作PCB的實驗條件。實驗板的接口設計能夠讓學生較為方便地開展實驗，并考慮了實驗板擴展和二次開發的需要。 論文設計的實驗系統配套實驗主要有基礎實驗、擴展實驗和設計實驗。基礎實驗主要幫助學生熟悉嵌入式系統的片內資源和特殊功能寄存器的配置方法，對整個嵌入式系統的架構有一定的理解，能編程完成一些簡單的控制功能；擴展實驗主要幫助學生建立嵌入式系統開發和設計的基本理念，能夠設計和實現常見的外設驅動程序，能夠進行操作系統的配置和移植，能夠自行對實驗板進行一定程度的擴展；設計實驗能夠幫助學生提高嵌入式系統的設計開發能力，使學生能根據需要設計出實現一定功能的擴展模塊，從而使實驗板擴展成實現具體功能的工業產品。基礎實驗包括ADS集成環境實驗、鍵盤實驗（GPIO輸入）、LED實驗（GPIO輸出）、定時器實驗、外部中斷實驗、UART串口通信實驗、I2C接口實驗、液晶顯示實驗；擴展實驗包括建立交叉編譯環境實驗、操作系統編譯實驗、操作系統移植實驗、以太網通信實驗、TFTP實驗、WEB訪問實驗；設計實驗包括TCP/IP協議棧實驗、Web服務器實驗。學生通過完成基礎實驗、擴展實驗和設計實驗來達到教學大綱的要求，并可以在此基礎上進行更深入的創新性開發實驗，可以滿足一般高校嵌入式技術實驗課程教學的需要。 論文介紹了嵌入式交叉編譯環境的建立以及實驗開發板設計完成后進行的調試。實驗開發板移植的嵌入式操作系統為uClinux，采用的Bootloader為U-boot。論文還簡單介紹了實驗系統的擴展方案和二次開發方案，并對嵌入式新技術的發展做了粗淺的探討。 論文所做的工作以科學發展觀為指導，是對普通高校ARM嵌入式技術實驗課程設計的一次有益探索。
上傳時間： 2013-04-24
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介紹單電源、低功耗、高精度 A/D轉換器 AD7714的特點、內部寄存器結構和外部接口；詳細闡述 AD7714與單片機 AT89C51的接口技術。
上傳時間： 2013-06-30
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在嵌入式系統的開發過程中，仿真器是一個必不可少的開發工具。特別是對于初級嵌入式系統開發工程師，借助一個功能強大的仿真器進行開發工作，可以達到事半功倍的效果。一個嵌入式仿真、調試系統支持單步執行、設置斷點、觀察變量內容及寄存器內容等功能。開發人員可以通過各類調試功能觀察變量和寄存器的變化，從而可以很清楚的了解整個程序運行的狀況，及時的調整和修改程序，并不需要反復的向芯片燒寫程序，就可以完成對于程序的調試工作。 @@ 本文在分析了目前市場上常用仿真器的設計原理的基礎上，提出了以三星公司的S3C44BO ARM7處理器為主CPU，通過以太網接口進行數據傳輸的ARMJTAT仿真器的設計方案。利用這種仿真器進行程序調試，不僅可以大幅度的提高下載速度，還可以實現仿真器資源的共享，而且調試時程序是在目標板上運行，仿真更接近于目標硬件。 @@ 文中首先對于傳統仿真器的設計原理、作用、存在的問題進行了研究，然后提出了基于S3C44BO的以太網接口的ARM-JTAG仿真器的設計。該仿真器的設計主要分為以下幾步：第一，提出總體設計方案，包括硬件的設計及軟件的設計。第二，詳細介紹該仿真器的硬件結構設計和程序開發過程，其中特別對以太網接口的設計進行了研究。第三，總結了該仿真器的功能、特點。 @@關鍵詞：仿真器；S3C44BO；以太網接口；JTAG；LwIP
上傳時間： 2013-06-16
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指紋識別是在指紋圖像上找到指紋的特征，通過計算機模糊比較的方法，把兩個指紋的特征模板進行比較，計算出它們的相似程度，最終得到兩個指紋的匹配結果。本文對現已存在的多種指紋識別算法進行編程比較，并對細化算法提出改進。同時采用基于ARM7TDMI內核的32位處理器S3C44B0作為主控制器，半導體電容傳感器FPS200作為指紋數據采集設備，構建了自動指紋識別系統。論文完成主要工作如下： 1、指紋采集模塊的設計：根據FPS200的相關寄存器資源和管腳特性，完成指紋傳感器FPS200的電路設計；研究FPS200主要寄存器的功能和圖像采集方式，給出FPS200在三種工作方式下的工作流程，并且對三種工作模式進行分析。 2、指紋識別算法研究：通過對現已存在的多種圖像預處理算法進行編程實現和對比研究發現，細化后的圖像多存在短線、斷線、毛刺等干擾以及細化不徹底的現象，為此提出了新的修復算法：分析目標點周圍紋線的走向趨勢，選擇去除或者保留周圍的相連點，較好地解決了細化不徹底的問題；再對細化后的圖像采用方形模板進行紋線跟蹤，去除偽特征點，克服了逐步遞進的紋線跟蹤算法過于復雜、不易實現等問題。 3、采用Sansung公司基于ARM7TDMI內核的32位RISC處理器S3C44B0，構建了自動指紋識別系統。該系統主要包括電源管理部分、指紋圖像采集模塊、存儲器模塊、JTAG調試接口以及與外設連接的串行接口。硬件部分主要完成指紋采集模塊接口的設計與開發，軟件部分主要完成指紋圖像采集程序、指紋識別算法程序和串口通信程序的開發，此外還通過串口實現指紋數據上傳到上位機，在VB環境下實現了簡易的人機交互軟件，提供指紋圖像的直觀顯示，用于對指紋識別程序進行測試，并對測試結果進行了分析。
上傳時間： 2013-05-22
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本文對TCN中的MVB技術進行了研究，并在深入了解MVB的通信機制的基礎上，提出了采用FPGA替代MVB控制器專用芯片的解決方法。根據TCN協議，連接在MVB上的設備可以分為5類，其中1類設備可以在不需要CPU的基礎上實現自動通信，最為常用。本設計的目的就是采用FPGA替代MVB1類設備控制器。 文章采用自頂向下的模塊化設計方法，根據MVB1類設備控制器要實現的功能，將設計劃分為3個模塊：發送模塊、接收模塊和MVB1類模式控制模塊。其中發送模塊又劃分為位控制單元、CRC生成單元、FIFO單元和曼徹斯特編碼單元等。接收模塊又劃分為幀起始檢測單元、時鐘恢復單元、幀分界符檢測單元、數據譯碼單元、CRC校驗單元、譯碼控制單元和長度錯誤檢測單元等。MVB1類模式控制模塊又劃分為報文錯誤處理單元、主幀寄存器單元、TM控制單元和主控單元等。上述各模塊的RTL級設計都是采用硬件描述語言Verilog實現的。
上傳時間： 2013-07-21
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JPEG2000是新一代的靜態圖像壓縮標準，它相比JPEG有很多新的特性，如漸進傳輸和感興趣區域編碼等，因而它具有廣闊的應用前景，特別是在數碼相機、PDA等便攜式設備中。 JPEG2000的核心主要包括小波變換和基于最優化截斷點的嵌入式塊編碼(EBCOT)算法，其計算復雜度遠遠高于JPEG，完全采用軟件方案實現將會占用大量的處理器時間和內存開銷，而且速度較慢，實時處理的能力較差。為了推廣JPEG2000在便攜式產品、消費類電子產品中的應用，打開巨大的潛在市場，研究硬件實現的算法實時處理方案具有重要的應用價值。 EBCOT算法是一個兩層的編碼引擎，其中的上下文編碼的運算量約占到總運算量的50％，是提高編碼速度的關鍵算法之一。由于上下文編碼大部分都是邏輯運算，沒有復雜的數學運算，但邏輯控制流程復雜繁瑣，對存儲器訪問頻繁，采用DSP或者其他的通用處理器通過指令控制實現該算法，未能顯著提高編碼速度。本文采用FPGA芯片，以電路邏輯的方式來實現該算法并進行優化，在研究和分析了上下文編碼算法運算特點的基礎上，設計了列判斷和交錯存儲相結合的硬件實現方案，并采用硬件描述語言Verilog在寄存器傳輸級描述了相應的硬件電路。通過功能仿真和邏輯綜合后，所獲得的上下文編碼模塊最大時鐘頻率為101MHz，且能在130ms內完成對一幅512×512灰度圖像的編碼，性能比Jasper軟件中的實現方案提高了75％。 JPEG2000的一個重要特性是其具有漸進傳輸的能力，而碼流組織是獲得漸進傳輸特性的技術關鍵。碼流組織通過在輸出碼流中安排數據包的先后順序來實現漸進傳輸的目的。本文對JPEG2000中實現漸進傳輸的機制進行了分析，并研究了碼流組織的算法實現。 為了對JPEG2000算法實現進行驗證，本文設計了基于FPGA和ARM的驗證實驗平臺，其中FPGA主要完成算法中運算量較大的小波變換、上下文編碼和算術編碼，而ARM處理器則完成碼流組織、數據打包以及和PC機的通信。本文在該平臺上對所設計的上下文編碼算法和碼流組織模塊的設計進行了驗證，實驗結果表明本文設計的算法模塊功能正確，并在一定程度上提高了編碼速度。
上傳時間： 2013-04-24
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本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。 本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。 與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
上傳時間： 2013-04-24
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卷積碼是無線通信系統中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復雜度和譯碼性能的關鍵因素，在此基礎上設計了采用“串-并”結合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數據采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進行了簡化，以便于用硬件電路方式實現。 2.對ACS運算單元采用了“串-并”結合的運算方式，和全并行的設計相比，在滿足譯碼速度的同時，節約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優化了系統的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設計的復雜度。 4.本文中設計了一個仿真平臺，采用Modelsim仿真器對設計進行了功能仿真，結果完全正確。同時提出了一種在被測設計內部插入監視器的調試方法，巧妙地利用了Matlab算法仿真程序的輸出結果，提高了追蹤錯誤的效率。 5.該設計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結果和Altera設計的Viterbi譯碼器IP核進行了性能比較，比較結果證明本文中設計的Viterbi譯碼器具有很高的工程實用價值。
上傳時間： 2013-07-23
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