為了實(shí)現(xiàn)對非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的DSU方法可以提高程序的執(zhí)行效率和系統(tǒng)的實(shí)時(shí)性，可實(shí)現(xiàn)非相參雷達(dá)的相參化功能。
標(biāo)簽： FPGA 數(shù)字穩(wěn)定校正
上傳時(shí)間： 2013-10-14
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Actel、Altera、Lattice Semiconductor和Xilinx是目前業(yè)界最主要的四大FPGA供應(yīng)商，為了 幫助中國的應(yīng)用開發(fā)工程師更深入地了解FPGA的具體設(shè)計(jì)訣竅，我們特別邀請到了Altera系統(tǒng)應(yīng)用 工程部總監(jiān)Greg Steinke、Xilinx綜合方法經(jīng)理Frederic Rivoallon、Xilinx高級技術(shù)市場工程師 Philippe Garrault、Xilinx產(chǎn)品應(yīng)用工程部高級經(jīng)理Chris Stinson、Xilinx IP解決方案工程部總 監(jiān)Mike Frasier、Lattice Semiconductor應(yīng)用工程部總監(jiān)Bertrand Leigh和軟件產(chǎn)品規(guī)劃經(jīng)理Mike Kendrick、Actel公司硅產(chǎn)品市場總監(jiān)Martin Mason和應(yīng)用高級經(jīng)理Jonathan Alexander為大家傳經(jīng) 授道。 他們將就一系列大家非常關(guān)心的關(guān)鍵設(shè)計(jì)問題發(fā)表他們的獨(dú)到見解，包括：什么是目前FPGA應(yīng)用工 程師面對的最主要設(shè)計(jì)問題？如何解決？當(dāng)開始一個(gè)新的FPGA設(shè)計(jì)時(shí)，你們會(huì)推薦客戶采用什么樣 的流程？對于I/O信號分布的處理，你們有什么建議可以提供 給客戶？如果你的客戶準(zhǔn)備移植到另外一個(gè)FPGA、ASIC和結(jié)構(gòu)化ASIC之間進(jìn)行抉擇？(下)">結(jié)構(gòu)化 ASIC或ASIC，你會(huì)建議你的客戶如何做？
上傳時(shí)間： 2013-11-09
上傳用戶：xinshou123456
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號源的硬件開發(fā)平臺(tái)，達(dá)到既簡化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案
上傳時(shí)間： 2013-11-06
上傳用戶：songkun
學(xué)習(xí)FPGA的課件，內(nèi)容含有軟件的介紹，Altera和Xilinx芯片的介紹，以及VHDL的編程風(fēng)格。和一些實(shí)例講解。
上傳時(shí)間： 2013-10-15
上傳用戶：xmsmh
為解決目前高速信號處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問題，設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號，穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時(shí)鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計(jì)算模塊均在FPGA 內(nèi)利用VHDL 語言設(shè)計(jì)實(shí)現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。
上傳時(shí)間： 2013-10-30
上傳用戶：zhishenglu
一種采用Altera Cyclone Ⅲ FPGA將標(biāo)準(zhǔn)清晰度電視(SDTV)轉(zhuǎn)換成高清晰度電視(HDTV)的方法.用圖像插值技術(shù),充分利用了原始圖像,實(shí)現(xiàn)視頻格式水平方向上行內(nèi)像素點(diǎn)的增加及垂直方向上行數(shù)的提升,滿足高清晰度電視格式的標(biāo)準(zhǔn)輸出.整個(gè)上變換模塊的復(fù)雜度低,易于硬件實(shí)現(xiàn),完成了專用格式轉(zhuǎn)換芯片的功能,在工程應(yīng)用中有利于提高系統(tǒng)的集成度和靈活性.
標(biāo)簽： SDTV-HDTV FPGA 轉(zhuǎn)換
上傳時(shí)間： 2013-11-22
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設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.
標(biāo)簽： FPGA 精度 浮點(diǎn)數(shù) 乘法器設(shè)計(jì)
上傳時(shí)間： 2013-10-09
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6.2 ALTERA 的FPGA下載配置設(shè)計(jì)
上傳時(shí)間： 2013-11-14
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電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2015-01-01
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電子發(fā)燒友網(wǎng)訊： Altera公司 28nm FPGA系列芯片共包括三大系列：Stratix V、Arria V與Cyclone V系列芯片。近日，Altera公司也正式宣布該三大系列芯片已全部開始量產(chǎn)出貨。Altera公司憑借著其28nm FPGA芯片在性能和成本上的優(yōu)勢，未來的前景勢必?zé)o法估量。通過本文對Altera公司 28nm FPGA系列芯片的基本性能、市場優(yōu)勢、型號差異以及典型應(yīng)用等介紹，電子發(fā)燒友網(wǎng)小編將帶領(lǐng)大家一起來感受Altera公司28nm FPGA系列芯片的“雄韜偉略”，深入闡述如何更好地為你未來的設(shè)計(jì)選擇相應(yīng)的Altera 28nm FPGA 芯片。
上傳時(shí)間： 2013-10-31
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