數(shù)字信息時(shí)代帶來(lái)了“信息大爆炸”，使數(shù)據(jù)量大增，而數(shù)字圖像數(shù)據(jù)更是如此，如果不對(duì)圖像數(shù)據(jù)進(jìn)行有效的壓縮，那么圖像信息的存儲(chǔ)與傳輸將無(wú)法進(jìn)行。顯然，尋求一種高效的圖像壓縮系統(tǒng)具有很大的現(xiàn)實(shí)意義。 本文基于大規(guī)模現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)和高速數(shù)字信號(hào)處理器(DSP)協(xié)同作業(yè)，來(lái)完成實(shí)時(shí)圖像處理的系統(tǒng)設(shè)計(jì)。出于對(duì)系統(tǒng)設(shè)計(jì)上的性能和功耗方面的考慮，系統(tǒng)中FPGA 選用的是ALTERA公司的Cyclone系列芯片EP1C12Q240C8，DSP選用的是TI公司的55x系列芯片TMS320VC5502。該系統(tǒng)集圖像采集、壓縮、顯示和存儲(chǔ)功能于一體，其中DSP為主處理器負(fù)責(zé)圖像處理，F(xiàn)PGA為協(xié)處理器負(fù)責(zé)系統(tǒng)的所有數(shù)字邏輯控制。FPGA和DSP的工作之間形成流水，并且借助于一片雙口RAM(CY7C025AV-15AI)完成兩者的通訊。結(jié)合FPGA和DSP自身的特點(diǎn)，本文提出一種新穎的信息通信方式，借助于一片雙口RAM，其內(nèi)部按其存儲(chǔ)空間等分兩塊，利用乒乓技術(shù)完成對(duì)高速實(shí)時(shí)的圖像數(shù)據(jù)緩沖。 該系統(tǒng)從視頻采集、傳輸、壓縮到圖像存儲(chǔ)等整個(gè)過(guò)程的工作，分別由FPGA和DSP承擔(dān)。充分考慮到它們自身的優(yōu)缺點(diǎn)，在滿足系統(tǒng)實(shí)時(shí)性要求的同時(shí)，結(jié)構(gòu)靈活，便于以后的擴(kuò)展與升級(jí)。結(jié)果表明，在TMS320VC5502實(shí)現(xiàn)了對(duì)采集圖像的JPEG壓縮，效果良好且滿足了實(shí)時(shí)性的要求，因此系統(tǒng)的功能得到了總體上的驗(yàn)證。 關(guān)鍵詞：圖像處理；FPGA；DSP；JPEG
標(biāo)簽： FPGA DSP 實(shí)時(shí)圖像
上傳時(shí)間： 2013-06-11
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任意波形發(fā)生器已成為現(xiàn)代測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號(hào)源的發(fā)展方向。直接數(shù)字頻率合成(DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn)DDS技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和DDS的理論。然后詳盡地?cái)⑹隽擞肍PGA完成DDS模塊的設(shè)計(jì)過(guò)程，接著分析了整個(gè)設(shè)計(jì)中應(yīng)處理的問(wèn)題，根據(jù)設(shè)計(jì)原理就功能上進(jìn)行了劃分，將整個(gè)儀器功能劃分為控制模塊、外圍硬件、FPGA器件三個(gè)部分來(lái)實(shí)現(xiàn)。最后就這三個(gè)部分分別詳細(xì)地進(jìn)行了闡述。 在實(shí)現(xiàn)過(guò)程中，本設(shè)計(jì)選用了Altera公司的EP2C35F672C6芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大集成性和快速性。在控制芯片上選用了三星公司的上S3C2440作為控制芯片。本設(shè)計(jì)中，F(xiàn)PGA芯片的設(shè)計(jì)和與控制芯片的接口設(shè)計(jì)是一個(gè)難點(diǎn)，本文利用Altera的設(shè)計(jì)工具QuartusⅡ并結(jié)合Verilog—HDL語(yǔ)言，采用硬件編程的方法很好地解決了這一問(wèn)題。論文最后給出了系統(tǒng)的測(cè)量結(jié)果，并對(duì)誤差進(jìn)行了一定分析，結(jié)果表明，可輸出步進(jìn)為0.01Hz，頻率范圍0.01Hz～20MHz的正弦波、三角波、鋸齒波、方波，或0.01Hz～20KHz的任意波。通過(guò)實(shí)驗(yàn)結(jié)果表明，本設(shè)計(jì)達(dá)到了預(yù)定的要求，并證明了采用軟硬件結(jié)合，利用FPGA技術(shù)實(shí)現(xiàn)任意波形發(fā)生器的方法是可行的。
標(biāo)簽： FPGA 函數(shù)信號(hào)發(fā)生器
上傳時(shí)間： 2013-08-03
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隨著電子技術(shù)的不斷發(fā)展和進(jìn)步，嵌入式系統(tǒng)也越來(lái)越廣泛的滲入到人類(lèi)生活的方方面面。我們生活中常用的手機(jī)、數(shù)碼相機(jī)、掌上電腦、便攜式掃描儀等等都應(yīng)用到了嵌入式系統(tǒng)。 論文首先介紹了嵌入式系統(tǒng)，包括嵌入式系統(tǒng)的構(gòu)成、特點(diǎn)、發(fā)展趨勢(shì)以及FPGA在嵌入式中的應(yīng)用等，指明嵌入式系統(tǒng)設(shè)計(jì)一般可分為硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。 硬件設(shè)計(jì)部分，首先介紹了FPGA的相關(guān)知識(shí)，包括FPGA構(gòu)成、特性、開(kāi)發(fā)工具、開(kāi)發(fā)流程等，并對(duì)論文中選用的Altera公司的CyclonⅡ器件做了詳細(xì)的介紹。利用SOPC Builder、NiosⅡ等工具設(shè)計(jì)創(chuàng)建了NiosⅡ CPU內(nèi)核，添加以太網(wǎng)、Flash、PIO以及VGA接口等模塊，生成了一個(gè)Nios CPU內(nèi)核，完成硬件設(shè)計(jì)。 軟件設(shè)計(jì)部分，研究了嵌入式操作系統(tǒng)的發(fā)展、種類(lèi)、特點(diǎn)等，簡(jiǎn)單介紹了幾種代表性的嵌入式操作系統(tǒng)。選擇嵌入式操作系統(tǒng)時(shí)，綜合考慮了內(nèi)核、可移植性、可裁剪性、外掛模塊、成本、服務(wù)等各種因素，最終選用μCLinux操作系統(tǒng)。詳細(xì)介紹了μCLinux的特點(diǎn)、基本架構(gòu)、代碼結(jié)構(gòu)等。利用NiosⅡIDE為宿主機(jī)建立Linux開(kāi)發(fā)環(huán)境。在IDE里配置Linux內(nèi)核和文件系統(tǒng)，編譯后上載到做好的硬件平臺(tái)上。啟動(dòng)μCLinux后將一個(gè)C語(yǔ)言編寫(xiě)的九宮格求解程序下載到開(kāi)發(fā)板中運(yùn)行，檢驗(yàn)運(yùn)行結(jié)果，驗(yàn)證嵌入式系統(tǒng)的正確性。 論文所做的只是嵌入式系統(tǒng)的一個(gè)應(yīng)用實(shí)例。實(shí)際應(yīng)用過(guò)程中，用戶可以根據(jù)自己的實(shí)際需要對(duì)軟硬件進(jìn)行修改，以實(shí)現(xiàn)不同的功能。
標(biāo)簽： FPGA 嵌入式系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-19
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隨著我國(guó)工業(yè)和國(guó)民經(jīng)濟(jì)的快速發(fā)展，電網(wǎng)負(fù)荷急劇增加，特別是沖擊性、非線性負(fù)荷所占比重不斷加大，使得供電電壓發(fā)生波動(dòng)和閃變，嚴(yán)重影響著電網(wǎng)的電能質(zhì)量。根據(jù)國(guó)際電工委員會(huì)(IEC)電磁兼容(EMC)標(biāo)準(zhǔn)IEC61000-3-7以及國(guó)標(biāo)GB12326-2000，電壓波動(dòng)和閃變己成為衡量電能質(zhì)量的重要指標(biāo)。 電壓波動(dòng)和閃變作為衡量電能質(zhì)量的重要指標(biāo)，能更直接、迅速地反映出電網(wǎng)的供電質(zhì)量。然而，目前國(guó)內(nèi)還沒(méi)有很好的電壓波動(dòng)與閃變測(cè)量的數(shù)字信號(hào)處理方法。為此，論文在深入研究電壓波動(dòng)和閃變測(cè)量技術(shù)的基礎(chǔ)上，提出一種基于Simulink/DSP Builder的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方法，利用DSP Builder工具將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語(yǔ)言VHDL文件，避免了VHDL語(yǔ)言手動(dòng)編寫(xiě)系統(tǒng)的煩瑣過(guò)程，從而能夠?qū)⒏嗑杏谙到y(tǒng)算法的優(yōu)化上。該方法充分利用Matlab/Simulink系統(tǒng)建模的優(yōu)勢(shì)，同時(shí)也能夠發(fā)揮FPGA并行執(zhí)行速度快、測(cè)量精度高的優(yōu)點(diǎn)。 論文首先介紹了電壓波動(dòng)和閃變的基木概念、特征量，闡述了電壓波動(dòng)與閃變的測(cè)量原理，分析比較了現(xiàn)有測(cè)量方法和裝置的特點(diǎn)和優(yōu)劣。然后依據(jù)電壓波動(dòng)與閃變測(cè)量的IEC標(biāo)準(zhǔn)以及國(guó)家標(biāo)準(zhǔn)，在對(duì)電壓波動(dòng)與閃變測(cè)量模擬仿真的基礎(chǔ)上研究其數(shù)字化實(shí)現(xiàn)方法，即采用數(shù)字濾波的方式在Simulink/DSP Builder工具下設(shè)計(jì)電壓波動(dòng)與閃變測(cè)量系統(tǒng)的數(shù)字模型。同時(shí)在ModelSim SE6.1d軟件下進(jìn)行了系統(tǒng)功能仿真，并且在Altera公司的FPGA設(shè)計(jì)軟件QuartusⅡ6.0下進(jìn)行了系統(tǒng)時(shí)序仿真。 仿真結(jié)果表明，基于Simulink/DSP Builder窗口化的數(shù)字信號(hào)處理的FPGA設(shè)計(jì)方案，設(shè)計(jì)簡(jiǎn)單、快捷高效，能夠滿足電壓波動(dòng)和閃變測(cè)量最初的系統(tǒng)設(shè)計(jì)要求，為進(jìn)一步從事電壓波動(dòng)和閃變測(cè)量研究提供了一種全新的設(shè)計(jì)理念，具有一定的理論與現(xiàn)實(shí)意義。
標(biāo)簽： FPGA 電壓波動(dòng) 測(cè)量
上傳時(shí)間： 2013-07-10
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數(shù)字圖像處理技術(shù)是信息科學(xué)中近幾十年來(lái)發(fā)展最為迅速的學(xué)科之一。目前，數(shù)字圖像處理技術(shù)被廣泛應(yīng)用于航空航天、通信、醫(yī)學(xué)及工業(yè)生產(chǎn)等領(lǐng)域中。數(shù)字圖像處理的特點(diǎn)是處理的數(shù)據(jù)量大，處理非常耗時(shí)，本文研究了在FPGA上用硬件描述語(yǔ)言實(shí)現(xiàn)圖像處理算法，通過(guò)功能模塊的硬件化，解決了視頻圖像處理的速度問(wèn)題。隨著微電子技術(shù)的高速發(fā)展，F(xiàn)PGA為數(shù)字圖像信號(hào)處理在算法、系統(tǒng)結(jié)構(gòu)上帶來(lái)了新的方法和思路。 本文設(shè)計(jì)的基于FPGA的圖像處理系統(tǒng)，是一個(gè)具有視頻圖像采集、圖像處理、圖像顯示功能的圖像處理系統(tǒng)。該系統(tǒng)采用Altera公司FPGA芯片作為中央處理器，由視頻解碼模塊、圖像處理模塊、視頻編碼模塊組成。模擬視頻信號(hào)由CCD傳感器送入，經(jīng)視頻解碼芯片SAA7113轉(zhuǎn)換成數(shù)字視頻信號(hào)后，圖像處理模塊完成中值濾波和邊緣檢測(cè)這兩種圖像處理算法，視頻編碼芯片SAA7121將數(shù)字視頻信號(hào)轉(zhuǎn)換成模擬視頻信號(hào)輸出。 整個(gè)設(shè)計(jì)及各個(gè)模塊都在Altera公司的開(kāi)發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim上進(jìn)行了仿真及邏輯綜合。仿真結(jié)果表明，使用FPGA硬件處理圖像數(shù)據(jù)不僅能夠獲得良好的處理效果，處理速度也遠(yuǎn)遠(yuǎn)高于軟件法處理的方法。
標(biāo)簽： FPGA 數(shù)字圖像處理
上傳時(shí)間： 2013-04-24
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PID算法自從問(wèn)世以來(lái)，一直受到廣泛的關(guān)注。隨著現(xiàn)代控制理論及智能控制技術(shù)的發(fā)展，PID算法也得到了長(zhǎng)足的發(fā)展。結(jié)合傳統(tǒng)的PID控制算法，針對(duì)特定的控制領(lǐng)域，出現(xiàn)了一些新的控制算法，模糊PID控制算法就是在此基礎(chǔ)上漸漸形成并凸顯其控制特色。 同時(shí)隨著微電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程邏輯器件FPGA的發(fā)展及其EDA技術(shù)的日漸成熟，為集成控制芯片開(kāi)拓了廣闊的發(fā)展空間。FPGA的發(fā)展為基于硬件的算法模塊的實(shí)現(xiàn)提供了可能性，同時(shí)節(jié)省了外圍的電路，使算法模塊的集成度大大提高。 本文針對(duì)當(dāng)前國(guó)內(nèi)外在算法研究方面的熱點(diǎn)問(wèn)題，對(duì)模糊PID算法進(jìn)行了深入的分析和研究。通過(guò)對(duì)汽輪機(jī)調(diào)節(jié)系統(tǒng)的結(jié)構(gòu)分析，對(duì)其進(jìn)行了數(shù)學(xué)建模。采用某汽輪機(jī)的實(shí)際設(shè)計(jì)運(yùn)行參數(shù)，利用Matlab仿真軟件，對(duì)該汽輪機(jī)的數(shù)學(xué)模型進(jìn)行了甩負(fù)荷動(dòng)態(tài)特性仿真。仿真結(jié)果表明，模糊PID可以更好地解決汽輪發(fā)電機(jī)組在甩負(fù)荷過(guò)程中由于機(jī)組轉(zhuǎn)子飛升量太大而導(dǎo)致危急保安裝置動(dòng)作，使得汽輪發(fā)電機(jī)組意外停機(jī)的問(wèn)題，能夠保證汽輪發(fā)電機(jī)組在意外甩負(fù)荷時(shí)機(jī)組正常的機(jī)械運(yùn)轉(zhuǎn)。根據(jù)模糊控制理論的特點(diǎn)及EDA技術(shù)和FPGA可編程邏輯器件的發(fā)展現(xiàn)狀，提出了在FPGA上實(shí)現(xiàn)模糊PID算法的具體實(shí)現(xiàn)方案。在綜合分析算法特性的基礎(chǔ)上，選擇Altera公司生產(chǎn)的CycloneⅡ系列中的EP2C35F672C6作為目標(biāo)芯片，利用分層模塊化設(shè)計(jì)思想，在Altera公司提供的QuartusⅡ開(kāi)發(fā)環(huán)境中，利用原理圖設(shè)計(jì)輸入和VHDL設(shè)計(jì)輸入相結(jié)合的方式實(shí)現(xiàn)了模糊PID控制算法，同時(shí)分別對(duì)實(shí)現(xiàn)的各個(gè)功能模塊和整個(gè)算法模塊進(jìn)行了功能時(shí)序仿真。根據(jù)仿真結(jié)果分析，該設(shè)計(jì)實(shí)現(xiàn)了的模糊PID控制功能。 該控制算法模塊的FPGA實(shí)現(xiàn)很好的避免了因CPU或者其它問(wèn)題導(dǎo)致算法程序跑飛、程序死循環(huán)、復(fù)位不可靠等問(wèn)題，提高了控制的可靠性。同時(shí)加強(qiáng)了模塊的通用性，減少了系統(tǒng)硬件開(kāi)發(fā)周期，節(jié)省了外圍設(shè)備的電路，降低了設(shè)計(jì)開(kāi)發(fā)成本。
上傳時(shí)間： 2013-07-21
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軟件無(wú)線電（Software Defined Radio）是無(wú)線通信系統(tǒng)收發(fā)信機(jī)的發(fā)展方向，它使得通信系統(tǒng)的設(shè)計(jì)者可以將主要精力集中到收發(fā)機(jī)的數(shù)字處理上，而不必過(guò)多關(guān)注電路實(shí)現(xiàn)。在進(jìn)行數(shù)字處理時(shí)，常用的方案包括現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）、數(shù)字信號(hào)處理器（DSP）和專(zhuān)用集成電路（ASIC）。FPGA以其相對(duì)較低的功耗和相對(duì)較低廉的成本，成為許多通信系統(tǒng)的首先方案。正是在這樣的前提下，本課題結(jié)合軟件無(wú)線電技術(shù)，研究并實(shí)現(xiàn)基于FPGA的數(shù)字收發(fā)信機(jī)。 @@ 本論文主要研究了發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu)和相關(guān)的硬件實(shí)現(xiàn)問(wèn)題。首先，從理論上對(duì)發(fā)射機(jī)和接收機(jī)結(jié)構(gòu)進(jìn)行研究，找到收發(fā)信機(jī)設(shè)計(jì)中關(guān)鍵問(wèn)題。其次，在理論上有深刻認(rèn)識(shí)的基礎(chǔ)上，以FPGA為手段，將反饋控制算法、反饋補(bǔ)償算法和前饋補(bǔ)償算法落實(shí)到硬件電路上。同步一直是數(shù)字通信系統(tǒng)中的關(guān)鍵問(wèn)題，它也是本文的研究重點(diǎn)。本文在研究了已有各種同步方法的基礎(chǔ)上，設(shè)計(jì)了一種新的同步方法和相應(yīng)的接收機(jī)結(jié)構(gòu)，并以硬件電路將其實(shí)現(xiàn)。最后，針對(duì)所設(shè)計(jì)的硬件系統(tǒng)，本文還進(jìn)行了充分的硬件系統(tǒng)測(cè)試。硬件測(cè)試的各項(xiàng)數(shù)據(jù)結(jié)果表明系統(tǒng)設(shè)計(jì)方案是可行的，基本實(shí)現(xiàn)了數(shù)字中頻收發(fā)機(jī)系統(tǒng)的設(shè)計(jì)要求。 @@ 本文中發(fā)射機(jī)系統(tǒng)是以Altera公司EP2C70F672C6為硬件平臺(tái)，接收機(jī)系統(tǒng)以Altera公司EP2S180F1020C3為硬件平臺(tái)。收發(fā)系統(tǒng)均是在Ouartus Ⅱ 8．0環(huán)境下，通過(guò)編寫(xiě)Verilog HDL代碼和調(diào)用Altera IP core加以實(shí)現(xiàn)。在將設(shè)計(jì)方案落實(shí)到硬件電路實(shí)現(xiàn)之前，各種算法均使用MATLAB進(jìn)行原理仿真，并在MATLAB仿真得到正確結(jié)果的基礎(chǔ)上，使用Quartus Ⅱ 8．0中的功能仿真工具和時(shí)序仿真工具進(jìn)行了前仿真和后仿真。所有仿真結(jié)果無(wú)誤后，可下載至硬件平臺(tái)進(jìn)行調(diào)試，通過(guò)Quartus Ⅱ 8．0中集成的SignalTap邏輯分析儀，可以實(shí)時(shí)觀察電路中各點(diǎn)信號(hào)的變化情況，并結(jié)合示波器和頻譜儀，得到硬件測(cè)試結(jié)果。 @@關(guān)鍵詞：SDR；數(shù)字收發(fā)機(jī)；FPGA；載波同步；符號(hào)同步
標(biāo)簽： FPGA 數(shù)字中頻 收發(fā)信機(jī)
上傳時(shí)間： 2013-04-24
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GSM是全球使用最為廣泛的一種無(wú)線通信標(biāo)準(zhǔn)，不僅在民用領(lǐng)域，也在鐵路GSM-R等專(zhuān)用領(lǐng)域發(fā)揮著極為重要的作用。由于無(wú)線信道具有瑞利衰落和延時(shí)效應(yīng)，在通信系統(tǒng)的收發(fā)兩端也存在不完全匹配等未知因素，因此接收的信號(hào)疊加有各種誤差因素的影響。GSM接收機(jī)的實(shí)現(xiàn)離不開(kāi)系統(tǒng)的同步，為了得到更好的同步質(zhì)量，就必須對(duì)GSM基帶同步技術(shù)進(jìn)行研究，選擇一種最合適的同步算法。GSM的同步既有時(shí)間同步，也有頻率同步。 @@ 軟件無(wú)線電是當(dāng)前通信領(lǐng)域引入注目的熱點(diǎn)之一。長(zhǎng)期以來(lái)，GSM的接收和解調(diào)都是由專(zhuān)用的ASIC芯片來(lái)完成的，通過(guò)軟件來(lái)實(shí)現(xiàn)GSM接收機(jī)的基帶算法，體現(xiàn)了軟件無(wú)線電技術(shù)的思想，選擇用它們來(lái)實(shí)現(xiàn)的GSM接收機(jī)具有靈活、可靠、擴(kuò)展性好的優(yōu)點(diǎn)。 @@ 論文主要討論GSM接收機(jī)同步算法與基于FPGA和DSP的GSM接收機(jī)設(shè)計(jì)， @@ 主要內(nèi)容包括： @@ 通過(guò)相關(guān)理論知識(shí)的學(xué)習(xí)，設(shè)計(jì)驗(yàn)證了GSM基帶同步算法。對(duì)FB時(shí)間同步，討論了包絡(luò)檢測(cè)和FFT變換兩種不同的方法；對(duì)SB時(shí)間同步，介紹實(shí)相關(guān)和復(fù)相關(guān)兩種方法；對(duì)頻率同步，給出了一種對(duì)FB運(yùn)用相關(guān)運(yùn)算來(lái)精確估計(jì)頻率誤差的算法。 @@ 設(shè)計(jì)了使用GSM射頻收發(fā)芯片RDA6210并通過(guò)實(shí)驗(yàn)室的ALTERA EP3C25FPGA開(kāi)發(fā)板進(jìn)行控制的GSM射頻端的解決方案，論文對(duì)RDA6210的性能和控制方式進(jìn)行了詳細(xì)的介紹，設(shè)計(jì)了芯片的控制模塊，得到了下變頻后的GSM基帶信號(hào)。 @@ 設(shè)計(jì)了基于RF前端+FPGA的GSM接收機(jī)方案。利用ALTERA EP2S180開(kāi)發(fā)平臺(tái)來(lái)完成基帶數(shù)據(jù)的處理。針對(duì)ALTERA EP2S180開(kāi)發(fā)平臺(tái)模數(shù)轉(zhuǎn)換器AD9433的特點(diǎn)使用THS4501設(shè)計(jì)了單獨(dú)的差分運(yùn)算放大器模塊；設(shè)計(jì)了平臺(tái)的數(shù)據(jù)存儲(chǔ)方案并將該平臺(tái)得到的基帶采樣數(shù)據(jù)用于同步算法的仿真。 @@ 設(shè)計(jì)了基于RF前端+DSP的GSM接收機(jī)方案。利用模數(shù)轉(zhuǎn)換器AD9243、FPGA芯片和TMS320C6416TDSP芯片來(lái)完成基帶數(shù)據(jù)的處理。設(shè)計(jì)了McBSP+EDMA傳輸?shù)臄?shù)據(jù)存儲(chǔ)方案。 @@ 給出了接收機(jī)硬件測(cè)試的結(jié)果，從多方面驗(yàn)證了所設(shè)計(jì)硬件平臺(tái)的可靠性。 @@關(guān)鍵詞：GSM接收機(jī)；同步；RF； FPGA；DSP；
上傳時(shí)間： 2013-07-01
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本文完成了對(duì)MIPS-CPU的指令集確定，流水線與架構(gòu)設(shè)計(jì)，代碼編寫(xiě)，并且在x86計(jì)算機(jī)上搭建了稱(chēng)為gccmips_elf的仿真系統(tǒng)，完成了對(duì)MIPS-CPU硬件系統(tǒng)的模擬仿真，最終完成FPGA芯片的下載與實(shí)現(xiàn)。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定，完成了整個(gè)MIPS-CPU的架構(gòu)設(shè)計(jì)與5級(jí)流水線級(jí)數(shù)的確定。制定了整個(gè)CPU的主控制模塊的狀態(tài)轉(zhuǎn)移圖；根據(jù)MIPS-CPU的指令集的模式，完成了對(duì)不同模式下的指令的分析，給出了相應(yīng)的取指，譯碼，產(chǎn)生新的程序存儲(chǔ)器尋址地址，執(zhí)行，數(shù)據(jù)存儲(chǔ)器與寄存器文件回寫(xiě)的控制信號(hào)，完成取指令模塊，譯碼模塊，執(zhí)行模塊，數(shù)據(jù)回寫(xiě)等模塊代碼的編寫(xiě)，從而完成了流水線模塊的代碼設(shè)計(jì)。 @@ 重點(diǎn)分析了由于流水線設(shè)計(jì)而引入的競(jìng)爭(zhēng)與冒險(xiǎn)，分析了在不同流水線階段可能存在的競(jìng)爭(zhēng)與冒險(xiǎn)，對(duì)引起競(jìng)爭(zhēng)與冒險(xiǎn)的原因進(jìn)行了確定，并通過(guò)增加一些電路邏輯來(lái)避免競(jìng)爭(zhēng)與冒險(xiǎn)的發(fā)生，完成了競(jìng)爭(zhēng)與冒險(xiǎn)檢測(cè)電路模塊以及數(shù)據(jù)回寫(xiě)前饋電路模塊的代碼編寫(xiě)，從而解決了競(jìng)爭(zhēng)與冒險(xiǎn)的問(wèn)題，使設(shè)計(jì)的5級(jí)流水線得以暢順實(shí)現(xiàn)。 @@ 完成了MIPS-CPU的仿真系統(tǒng)平臺(tái)的搭建，該仿真器用來(lái)對(duì)應(yīng)用程序進(jìn)行編譯，鏈接與執(zhí)行，生成相應(yīng)匯編語(yǔ)言程序以及向量文件(16進(jìn)制機(jī)器碼)；并且同時(shí)產(chǎn)生相關(guān)的Modelsim仿真，及Quartus II下載驗(yàn)證的文件。本設(shè)計(jì)利用該仿真系統(tǒng)來(lái)評(píng)估設(shè)計(jì)的MIPS-CPU的硬件系統(tǒng)，模擬仿真結(jié)果證明本文設(shè)計(jì)的MIPS-CPU可以實(shí)現(xiàn)正常功能。本論文課題的研究成功對(duì)今后從事專(zhuān)用RISC-CPU設(shè)計(jì)的同行提供了有益的參考。 @@ 最終將設(shè)計(jì)的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II軟件進(jìn)行了編譯與驗(yàn)證，對(duì)設(shè)計(jì)的MIPS-CPU的資源使用，關(guān)鍵路徑上的時(shí)序，布線情況進(jìn)行了分析，最終完成各個(gè)指標(biāo)的檢查，并且借助Quartus II軟件內(nèi)嵌的Signal Tap軟件進(jìn)行軟硬件聯(lián)合調(diào)試，結(jié)果表明設(shè)計(jì)的MIPS-CPU功能正常，滿足約束，指標(biāo)正確。 @@關(guān)鍵詞 MIPS；流水線；競(jìng)爭(zhēng)與冒險(xiǎn)；仿真器；FPGA
上傳時(shí)間： 2013-07-31
上傳用戶：gjzeus
數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來(lái)了一場(chǎng)新的革命，而與此對(duì)應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式，隨后對(duì)MPEG—2碼流進(jìn)行打包形成TS流（transport stream），進(jìn)行多個(gè)傳輸流復(fù)用，最后通過(guò)不同媒介進(jìn)行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中，無(wú)論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏敚瑸榱吮Ｕ蠄D像質(zhì)量，使數(shù)字節(jié)目在傳輸過(guò)程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來(lái)保護(hù)傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個(gè)必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計(jì)方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點(diǎn)研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實(shí)現(xiàn)方案，主要進(jìn)行了如下幾項(xiàng)工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點(diǎn)，深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù)，并針對(duì)每個(gè)信道編碼模塊進(jìn)行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點(diǎn)，重點(diǎn)對(duì)信道編碼中四個(gè)模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析，并闡述了每個(gè)模塊及QPSK調(diào)制的設(shè)計(jì)方案及實(shí)現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過(guò)程中，利用有限域常數(shù)乘法器的特點(diǎn)，對(duì)編碼器進(jìn)行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實(shí)現(xiàn)起來(lái)更為簡(jiǎn)單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計(jì)以Altera公司的QuartusⅡ?yàn)殚_(kāi)發(fā)平臺(tái)，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實(shí)現(xiàn)，通過(guò)Verilog HDL描述和時(shí)序仿真來(lái)驗(yàn)證算法的可行性，并給出系統(tǒng)設(shè)計(jì)中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達(dá)到了DVB系統(tǒng)信道編碼設(shè)計(jì)的要求。
上傳時(shí)間： 2013-06-26
上傳用戶：allen-zhao123
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