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ALtera-FPGA-CPLD

  • Altera FPGA的特殊管腳的連接(中文)

    AlteraFPGA的特殊管腳的連接(中文)

    標(biāo)簽： Altera FPGA 管腳 連接

    上傳時間： 2013-09-01

    上傳用戶：xhwst

  • Altera FPGA的電源解決方案

    Abstract: Field-programmable gate arrays (FPGAs) are used in a wide variety of applications and end markets, including digital signalprocessing, medical imaging, and high-performance computing. This application note outlines the issues related to powering FPGAs.It also discusses Maxim's solutions for powering Altera® FPGAs.  

    標(biāo)簽： Altera FPGA 電源解決方案

    上傳時間： 2013-11-02

    上傳用戶：zhaoman32

  • FPGACPLD數(shù)字電路設(shè)計經(jīng)驗

    FPGA CPLD已成為業(yè)界焦點，這篇經(jīng)驗總結(jié)出自高人之手

    標(biāo)簽： FPGACPLD 數(shù)字電路 設(shè)計經(jīng)驗

    上傳時間： 2013-11-24

    上傳用戶：liangrb

  • VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計

    FPGA/CPLD學(xué)習(xí)資料

    標(biāo)簽： VHDL 硬件描述語言 數(shù)字邏輯 電路設(shè)計

    上傳時間： 2014-12-28

    上傳用戶：zhaiye

  • 通過FPGA提高工業(yè)應(yīng)用靈活性的5種方法

    　　可編程邏輯器件（PLD）是嵌入式工業(yè)設(shè)計的關(guān)鍵元器件。在工業(yè)設(shè)計中，PLD已經(jīng)從提供簡單的膠合邏輯發(fā)展到使用FPGA作為協(xié)處理器。該技術(shù)在通信、電機控制、I/O模塊以及圖像處理等應(yīng)用中支持 I/O 擴展，替代基本的微控制器 （MCU） 或者數(shù)字信號處理器 （DSP）。 　　隨著系統(tǒng)復(fù)雜度的提高，F(xiàn)PGA還能夠集成整個芯片系統(tǒng)（SoC），與分立的 MCU、DSP、ASSP，以及 ASIC解決方案相比，大幅度降低了成本。不論是用作協(xié)處理器還是SoC，Altera FPGA在您的工業(yè)應(yīng)用中都具有以下優(yōu)點： 　　1. 設(shè)計集成——使用FPGA作為協(xié)處理器或者SoC，在一個器件平臺上集成 IP和軟件堆棧，從而降低成本。 　　2. 可重新編程能力——在一個公共開發(fā)平臺的一片 FPGA中，使工業(yè)設(shè)計能夠適應(yīng)協(xié)議、IP以及新硬件功能的發(fā)展變化。 　　3. 性能調(diào)整——通過FPGA中的嵌入式處理器、定制指令和IP模塊，增強性能，滿足系統(tǒng)要求。 　　4. 過時保護——較長的 FPGA 產(chǎn)品生命周期，通過 FPGA 新系列的器件移植，延長工業(yè)產(chǎn)品的生命周期，保護硬件不會過時。 　　5. 熟悉的工具——使用熟悉的、功能強大的集成工具，簡化設(shè)計和軟件開發(fā)、IP集成以及調(diào)試。

    標(biāo)簽： FPGA 工業(yè)應(yīng)用

    上傳時間： 2013-11-18

    上傳用戶：tb_6877751

  • FPGA/CPLD與USB技術(shù)的無損圖像采集卡

    介紹了外置式USB無損圖像采集卡的設(shè)計和實現(xiàn)方案，它用于特殊場合的圖像處理及其相關(guān)領(lǐng)域。針對圖像傳輸?shù)奶攸c，結(jié)合FPCA/CPLD和USB技術(shù)，給出了硬件實現(xiàn)框圖，同時給出了PPGA/CPLD內(nèi)部時序控制圖和USB程序流程圖，結(jié)合框圖和部分程序源代碼，具體講述了課題中遇到的難點和相應(yīng)的解決方案。

    標(biāo)簽： FPGA CPLD USB 圖像采集卡

    上傳時間： 2013-10-29

    上傳用戶：qw12

  • 2級流水線實現(xiàn)的8位全加器的VHDL代碼

    2級流水線實現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD

    標(biāo)簽： VHDL 流水線 8位 全加器

    上傳時間： 2014-06-15

    上傳用戶：zhanditian

  • ARM,DSP,FPGA的區(qū)別:詳細介紹了ARM

    ARM,DSP,FPGA的區(qū)別:詳細介紹了ARM，DSP，F(xiàn)PGA/CPLD的異同。

    標(biāo)簽： ARM FPGA DSP 詳細介紹

    上傳時間： 2014-01-26

    上傳用戶：aig85

  • fpga cpldXILINXCPLD-JTAG fpga cpldXILINXCPLD-JTAG

    \fpga cpld\XILINXCPLD-JTAG \fpga cpld\XILINXCPLD-JTAG

    標(biāo)簽： cpldXILINXCPLD-JTAG fpga

    上傳時間： 2013-12-24

    上傳用戶：netwolf

  • 本文介紹了一個使用 VHDL 描述計數(shù)器的設(shè)計、綜合、仿真的全過程

    本文介紹了一個使用 VHDL 描述計數(shù)器的設(shè)計、綜合、仿真的全過程，作為我這一段 時間自學(xué) FPGA/CPLD 的總結(jié)，如果有什么不正確的地方，敬請各位不幸看到這篇文章的 大俠們指正，在此表示感謝。當(dāng)然，這是一個非常簡單的時序邏輯電路實例，主要是詳細 描述了一些軟件的使用方法。文章中涉及的軟件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim SE 6.0。

    標(biāo)簽： VHDL 計數(shù)器 仿真 過程

    上傳時間： 2016-10-04

    上傳用戶：Yukiseop

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