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ALtera-FPGA

七天玩轉(zhuǎn)Altera：學(xué)習(xí)FPGA必經(jīng)之路

七天玩轉(zhuǎn)Altera：學(xué)習(xí)FPGA必經(jīng)之路包括基礎(chǔ)篇、時(shí)序篇和驗(yàn)證篇三個(gè)部分。

標(biāo)簽： Altera FPGA

上傳時(shí)間： 2013-10-11

上傳用戶：woshinimiaoye
Altera公司 Stratix V GX FPGA開(kāi)發(fā)板電路圖

本資料是關(guān)于Altera公司 Stratix V GX FPGA開(kāi)發(fā)板電路圖的資料。資料包括開(kāi)發(fā)板原理圖、PCB圖。

標(biāo)簽： Stratix Altera FPGA GX

上傳時(shí)間： 2014-01-22

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ETL-002 Altera Cyclone III系列FPGA開(kāi)發(fā)板簡(jiǎn)介

ETL-002 FPGA開(kāi)發(fā)板是以Altera公司的最新系列Cyclone III中的3C10為主芯片，并提供了極為豐富的芯片外圍接口資源以及下載線，數(shù)據(jù)線以及資料光盤(pán)等。除了這些硬件外，我們還提供了十多個(gè)接口實(shí)驗(yàn)，并公開(kāi)了電路原理圖和實(shí)驗(yàn)的Verilog源代碼，以便于大家對(duì)照學(xué)習(xí)，并可以在該開(kāi)發(fā)板上進(jìn)行二次開(kāi)發(fā)。

標(biāo)簽： Cyclone Altera FPGA ETL

上傳時(shí)間： 2013-10-29

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FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器

FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器，本文基于DDS的基本原理,利用Altera公司的FPGA芯片F(xiàn)LEX10系列器件完成了一個(gè)DDS系統(tǒng)的設(shè)計(jì)。

標(biāo)簽： FPGA 數(shù)字頻率合成器

上傳時(shí)間： 2013-08-06

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用FPGA實(shí)現(xiàn)的8點(diǎn)32 位FFT 處理器方案

:文章針對(duì)目前數(shù)字信號(hào)處理中大量采用的快速傅立葉變換[FFT] 算法采用軟件編程來(lái)處理的應(yīng)用現(xiàn)狀,在對(duì)FFT 算法進(jìn)行\(zhòng)\\\\\\\r\\\\\\\\n分析的基礎(chǔ)上,給出了用FPGA[Field Programmable Gate Array] 實(shí)現(xiàn)的8 點(diǎn)32 位FFT 處理器方案,并得到了系統(tǒng)的仿真結(jié)果。\\\\\\\\r\\\\\\\\n最后在Altera 公司FLEX10K系列FPGA 芯片上成功地實(shí)現(xiàn)了綜合。

標(biāo)簽： FPGA FFT 處理器方案

上傳時(shí)間： 2013-08-09

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FPGA開(kāi)發(fā)板的原理圖很詳細(xì)的

FPGA開(kāi)發(fā)板的原理圖很詳細(xì)的，主要是ALTERA公司的CYCLONE，用protel畫(huà)的，

標(biāo)簽： FPGA 開(kāi)發(fā)板原理圖

上傳時(shí)間： 2013-08-10

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板，提供ALTERA公司多款FPGA的開(kāi)發(fā)板。

標(biāo)簽： FPGA 開(kāi)發(fā)板

上傳時(shí)間： 2013-08-12

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高級(jí)FPGA教學(xué)實(shí)驗(yàn)指導(dǎo)書(shū)－邏輯設(shè)計(jì)部分

高級(jí)FPGA教學(xué)實(shí)驗(yàn)指導(dǎo)書(shū)－邏輯設(shè)計(jì)部分.pdf QuatusII5.0 是Altera 公司的最新產(chǎn)品。MaxplusII 是一套非常成功的PLD 開(kāi)發(fā)軟件，雖然QuartusII 已經(jīng)推出了4 年，并且Altera 宣布不再對(duì)MaxplusII 進(jìn)行升級(jí)，但至今仍有非常多的工程師在使用MaxplusII。 Altera 在QuartusII 中允許將軟件界面設(shè)置為MaxplusII 風(fēng)格，以吸引MaxplusII 的用戶轉(zhuǎn)向QuartusII。

標(biāo)簽： FPGA 教學(xué)實(shí)驗(yàn) 指導(dǎo)書(shū) 分

上傳時(shí)間： 2013-08-17

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16QAM接收機(jī)解調(diào)芯片的FPGA實(shí)現(xiàn)

描述了一個(gè)用于微波傳輸設(shè)備的16QAM接收機(jī)解調(diào)芯片的FPGA實(shí)現(xiàn),芯片集成了定時(shí)恢復(fù)、載波恢復(fù)和自適應(yīng)盲判決反饋均衡器(DFE),采用恒模算法(CMA)作為均衡算法。芯片支持高達(dá)25M波特的符號(hào)速率,在一片EP1C12Q240C8(ALTERA)上實(shí)現(xiàn),即將用于量產(chǎn)的微波傳輸設(shè)備中。\\r\\n

標(biāo)簽： FPGA QAM 16 接收機(jī)

上傳時(shí)間： 2013-08-22

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一種在FPGA上實(shí)現(xiàn)的FIR濾波器的資源優(yōu)化算法

在數(shù)字濾波器中，F(xiàn)IR濾波器是一種結(jié)構(gòu)簡(jiǎn)單且總是穩(wěn)定的濾波器，同時(shí)也只有FIR濾波器擁有線性相位的特性。傳統(tǒng)的直接型濾波器運(yùn)算速度過(guò)慢，而改進(jìn)型的DA結(jié)構(gòu)的濾波器需要過(guò)高的芯片面積消耗大量的邏輯資源很難達(dá)到運(yùn)算速度以及邏輯資源節(jié)約的整體優(yōu)化。本文提出了一種基于RAG算法的FIR濾波器，與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比，RAG算法簡(jiǎn)化了FIR濾波器乘法模塊的結(jié)構(gòu)，減少了邏輯資源的消耗和硬件實(shí)現(xiàn)面積，提高了計(jì)算速度。本文設(shè)計(jì)的16階FIR濾波器用VerilogHDL進(jìn)行描述，并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實(shí)驗(yàn)表明基于RAG算法的FIR濾波器達(dá)到了邏輯資源的節(jié)約和運(yùn)算速度的提高的整體優(yōu)化效果。

標(biāo)簽： FPGA FIR 濾波器優(yōu)化算法

上傳時(shí)間： 2014-12-28

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