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ALtera-FPGA

跟我從零開(kāi)始學(xué)習(xí)FPGA

在ModelSimSE中添加ALTERA仿真庫(kù)的詳細(xì)步驟，跟我從零開(kāi)始學(xué)習(xí)FPGA。

標(biāo)簽： FPGA 零

上傳時(shí)間： 2013-11-03

上傳用戶：wawjj
基于FPGA的跳頻系統(tǒng)快速同步算法設(shè)計(jì)與實(shí)現(xiàn)

同步技術(shù)是跳頻系統(tǒng)的核心。本文針對(duì)FPGA的跳頻系統(tǒng)，設(shè)計(jì)了一種基于獨(dú)立信道法，同步字頭法和精準(zhǔn)時(shí)鐘相結(jié)合的快速同步方法，同時(shí)設(shè)計(jì)了基于雙圖案的改進(jìn)型獨(dú)立信道法，同步算法協(xié)議，協(xié)議幀格式等。該設(shè)計(jì)使用VHDL硬件語(yǔ)言實(shí)現(xiàn)，采用Altera公司的EP3C16E144C8作為核心芯片，并在此硬件平臺(tái)上進(jìn)行了功能驗(yàn)證。實(shí)際測(cè)試表明，該快速同步算法建立時(shí)間短、同步穩(wěn)定可靠。

標(biāo)簽： FPGA 跳頻系統(tǒng) 同步算法

上傳時(shí)間： 2013-10-21

上傳用戶：JIMMYCB001
基于FPGA數(shù)字電壓表的設(shè)計(jì)報(bào)告

基于FPGA數(shù)字電壓表的設(shè)計(jì) 　　EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。 EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。本電壓表的電路設(shè)計(jì)正是用VHDL語(yǔ)言完成的。此次設(shè)計(jì)采用的是Altera公司的Quartus II 7.0軟件。本次設(shè)計(jì)的參考電壓為2.5V，精度為0.01V。此電壓表的設(shè)計(jì)特點(diǎn)為通過(guò)軟件編程下載到硬件實(shí)現(xiàn)，設(shè)計(jì)周期短，開(kāi)發(fā)效率高。

標(biāo)簽： FPGA 數(shù)字電壓表報(bào)告

上傳時(shí)間： 2013-11-24

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手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)(前3章)

　　手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（前3章）　　作者：周興華；出版社：北京航空航天大學(xué)出版社　　內(nèi)容簡(jiǎn)介：本書以實(shí)踐（實(shí)驗(yàn)）為主線，以生動(dòng)短小的實(shí)例為靈魂，穿插介紹了Verilog HDL語(yǔ)言的語(yǔ)法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計(jì)開(kāi)發(fā)編程。理論與實(shí)踐緊密結(jié)合，由淺入深、循序漸進(jìn)地引導(dǎo)讀者進(jìn)行學(xué)習(xí)、實(shí)驗(yàn)，這樣讀者學(xué)得進(jìn)、記得牢，不會(huì)產(chǎn)生畏難情緒，無(wú)形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計(jì)。

標(biāo)簽： CPLD FPGA 手把手單片機(jī)

上傳時(shí)間： 2013-10-20

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基于FPGA的多功能頻率計(jì)的設(shè)計(jì)

基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語(yǔ)言對(duì)MC8051 IP Core進(jìn)行編程，以其作為控制核心，實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0.1Hz~50MHz，測(cè)量誤差0.01%。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。

標(biāo)簽： FPGA 多功能頻率計(jì)

上傳時(shí)間： 2013-10-14

上傳用戶：1214209695
采用基于FPGA 的方法縮短高級(jí)醫(yī)療內(nèi)窺鏡系統(tǒng)的開(kāi)發(fā)時(shí)間

　　電子發(fā)燒友網(wǎng)核心提示：醫(yī)療內(nèi)窺鏡的市場(chǎng)發(fā)展帶來(lái)了各種挑戰(zhàn)，例如，要求增強(qiáng)功能，更高的精度，更好的處理性能，以及更小的體積等。本文介紹Altera高級(jí)醫(yī)療內(nèi)窺鏡系統(tǒng)解決方案，它使用了1080p視頻設(shè)計(jì)工作臺(tái)、DSP 構(gòu)建模塊、參考設(shè)計(jì)，以及 Stratix® V、Cyclone® V 和 Arria® V FPGA 等。通過(guò)下文介紹，資深專家向您支招，教你懂得如何通過(guò)采用基于FPGA的方法來(lái)縮短高級(jí)醫(yī)療內(nèi)窺鏡系統(tǒng)的開(kāi)發(fā)時(shí)間。　　引言　　對(duì)內(nèi)窺鏡檢查的需求在不斷增長(zhǎng)，同時(shí)還需要不斷改進(jìn)檢查過(guò)程，增強(qiáng)醫(yī)療設(shè)備的功能。全球競(jìng)爭(zhēng)不斷加劇，導(dǎo)致各種新功能的出現(xiàn)，新市場(chǎng)的變化也非常快，開(kāi)發(fā)周期越來(lái)越短，工程團(tuán)隊(duì)必須集中精力提高核心競(jìng)爭(zhēng)力，加強(qiáng)系統(tǒng)知識(shí)。工程師需要靈活的硬件平臺(tái)和支持各種平臺(tái)的工作臺(tái)工具，使他們能夠針對(duì)新標(biāo)準(zhǔn)或者標(biāo)準(zhǔn)的變化而對(duì)產(chǎn)品進(jìn)行更新。此外，設(shè)計(jì)團(tuán)隊(duì)必須更高效的進(jìn)行開(kāi)發(fā)工作。Altera® 1080p 視頻設(shè)計(jì)工作臺(tái)和28-nm FPGA提供了靈活的系統(tǒng)方法來(lái)滿足當(dāng)前以及不斷發(fā)展的功能需求。　　不斷增長(zhǎng)的全球需求　　很多因素導(dǎo)致對(duì)內(nèi)窺鏡檢查的需求越來(lái)越強(qiáng)。今后數(shù)十年內(nèi)，世界60歲以上的人口數(shù)量將會(huì)大幅度增長(zhǎng)，對(duì)醫(yī)療衛(wèi)生服務(wù)的需求也會(huì)隨之增長(zhǎng)。而且，胃腸道患病人口在不斷增加，需要進(jìn)行檢查和治療。越來(lái)越多的醫(yī)生采用內(nèi)窺鏡檢查方法。很多政府報(bào)銷政策鼓勵(lì)非置入式治療，這有利于患者更快的恢復(fù)，從而降低了治療總成本，患者的體驗(yàn)會(huì)更好。　　很多國(guó)家增加了在醫(yī)療基礎(chǔ)設(shè)施上的投入，特別是加大了醫(yī)療設(shè)備的采購(gòu)。反過(guò)來(lái)，這些新市場(chǎng)需求也擴(kuò)大了對(duì)下一代內(nèi)窺鏡系統(tǒng)的需求。設(shè)計(jì)團(tuán)隊(duì)體驗(yàn)到需求的不斷增長(zhǎng)，而全球競(jìng)爭(zhēng)導(dǎo)致他們推遲其產(chǎn)品發(fā)布計(jì)劃。

標(biāo)簽： FPGA 內(nèi)窺鏡

上傳時(shí)間： 2014-12-28

上傳用戶：huxiao341000
Altera公司 Cyclone V 28nm FPGA功耗優(yōu)勢(shì)

Cyclone V FPGA功耗優(yōu)勢(shì)：采用低功耗28nm FPGA活的最低系統(tǒng)功耗（英文資料）

標(biāo)簽： Cyclone Altera FPGA 28

上傳時(shí)間： 2013-11-23

上傳用戶：lijinchuan
基于FPGA的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的設(shè)計(jì)

介紹了多入多出-正交頻分復(fù)用（MIMO-OFDM）系統(tǒng)，并分析了其發(fā)射機(jī)的實(shí)現(xiàn)原理。充分利用Altera公司Stratix系列現(xiàn)場(chǎng)可編程門陣列（FPGA）芯片和IP（知識(shí)產(chǎn)權(quán)）核，提出了一種切實(shí)可行的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的FPGA實(shí)現(xiàn)方法。重點(diǎn)論述了適合于FPGA實(shí)現(xiàn)的對(duì)角空時(shí)分層編碼（D-BLAST）的方法和實(shí)現(xiàn)原理以及各個(gè)主要模塊的工作原理。并給出了其在ModelSim環(huán)境下的仿真結(jié)果。結(jié)果表明，本設(shè)計(jì)具有設(shè)計(jì)簡(jiǎn)單、快速、高效和實(shí)時(shí)性好等特點(diǎn)。

標(biāo)簽： MIMO-OFDM FPGA 基帶系統(tǒng) 發(fā)射機(jī)

上傳時(shí)間： 2013-10-13

上傳用戶：Aeray
基于FPGA的實(shí)時(shí)視頻信號(hào)處理平臺(tái)的設(shè)計(jì)

提出一種基于FPGA的實(shí)時(shí)視頻信號(hào)處理平臺(tái)的設(shè)計(jì)方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號(hào)，對(duì)接收的視頻信號(hào)進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲(chǔ)器作為幀緩存且通過(guò)時(shí)序控制器進(jìn)行幀率提高，最后通過(guò)VGA控制模塊對(duì)圖像信號(hào)進(jìn)行像素放大并在VGA顯示器上實(shí)時(shí)顯示。整個(gè)設(shè)計(jì)使用Verilog HDL語(yǔ)言實(shí)現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對(duì)功能進(jìn)行了驗(yàn)證。

標(biāo)簽： FPGA 實(shí)時(shí)視頻信號(hào)處理平臺(tái)

上傳時(shí)間： 2013-11-10

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Stratix V FPGA 28 nm創(chuàng)新技術(shù)超越摩爾定律

　　本白皮書介紹 Stratix V FPGA 是怎樣幫助用戶提高帶寬同時(shí)保持其成本和功耗預(yù)算不變。在工藝方法基礎(chǔ)上，Altera 利用 FPGA 創(chuàng)新技術(shù)超越了摩爾定律，滿足更大的帶寬要求，以及成本和功耗預(yù)算。Altera Stratix ® V FPGA 通過(guò) 28-Gbps 高功效收發(fā)器突破了帶寬限制，支持用戶使用嵌入式 HardCopy ®模塊將更多的設(shè)計(jì)集成到單片F(xiàn)PGA中，部分重新配置功能還提高了靈活性。

標(biāo)簽： Stratix FPGA 28 創(chuàng)新技術(shù)

上傳時(shí)間： 2013-10-30

上傳用戶：luke5347