隨著電子技術(shù)和EDA技術(shù)的發(fā)展,大規(guī)模可編程邏輯器件PLD(Programmable Logic Device)、現(xiàn)場可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實現(xiàn)計算機可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計算機接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點,而且還具有獨特的用戶可編程能力,從而實現(xiàn)計算機系統(tǒng)的功能重構(gòu).該課題以Altera公司FPGA(FLEX10K)系列產(chǎn)品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設(shè)計并實現(xiàn)了計算機可編程并行接芯片8255的功能.設(shè)計采用VHDL的結(jié)構(gòu)描述風(fēng)格,依據(jù)芯片功能將系統(tǒng)劃分為內(nèi)核和外圍邏輯兩大模塊,其中內(nèi)核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計算機可編程并行接芯片8255的功能.
上傳時間： 2013-06-08
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隨著電子技術(shù)和信息技術(shù)的發(fā)展，可編程邏輯器件的應(yīng)用領(lǐng)域越來越寬。可編程SoC設(shè)計已成為SoC設(shè)計的新方法。論文介紹了可編程邏輯器件的設(shè)計方法和開發(fā)技術(shù)，并用硬件描述語言和FPGA／CPLD設(shè)計技術(shù)，探索和研究了基于FPGA的RISCMCU的設(shè)計與實現(xiàn)過程。 論文參照Mircochip公司的PICl6C5X單片機的體系結(jié)構(gòu)，設(shè)計了8位RISCMCU。該嵌入式MCU設(shè)計采用了自頂向下的設(shè)計方法和模塊化設(shè)計思想。MCU總體結(jié)構(gòu)設(shè)計劃分控制模塊、ALU模塊、存儲模塊三大模塊。然后，對各模塊的具體技術(shù)實現(xiàn)細(xì)節(jié)分別進(jìn)行了闡述。論文中設(shè)計的MCU能實現(xiàn)PICl6C5X單片機33條指令中除OPTION、CLRWDT、SLEEP和TRIS四條指令以外的其余29條指令的功能，但應(yīng)用是基于FPGA的，能與其他外設(shè)IP方便的結(jié)合在一起使用，比ASIC的PICl6C57X的應(yīng)用更具靈活性。 軟件仿真和硬件驗證表明：所設(shè)計的嵌入式MCU在各方面均達(dá)到了一定的性能指標(biāo)，在Altera公司ACEX1K系列的EPlK30TCl44-3器件上的工作頻率達(dá)21.88MHz。這些為自主設(shè)計R／SCMCU的IP核提供了值得借鑒的探索成果和設(shè)計思路，在通用控制領(lǐng)域也有一定的實用價值。 此外，論文中還介紹了三相SPWM控制模塊的設(shè)計，該模塊具有死區(qū)時間和載波比任意可調(diào)的特點，可以單獨應(yīng)用，也可以作為MCU的外設(shè)子模塊應(yīng)用。
標(biāo)簽： FPGA MCU 嵌入式 應(yīng)用研究
上傳時間： 2013-07-16
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本文結(jié)合工程需要詳細(xì)論述了一種數(shù)字相位計的實現(xiàn)方法，該方法是基于FPGA(現(xiàn)場可編程門陣列)芯片運用FFT(快速傅立葉變換)算法完成的。首先，從相位測量的原理出發(fā)，分析了傳統(tǒng)相位計的缺點，給出了一種高可靠性的相位檢測實用算法，其算法核心是對采集信號進(jìn)行FFT變換，通過頻譜分析，實現(xiàn)對參考信號和測量信號初相位的檢測，并同時闡述了FPGA在實現(xiàn)數(shù)字相位計核心FFT算法中的優(yōu)勢。在優(yōu)化的硬件結(jié)構(gòu)中，利用多個乘法器并行運算的方式加快了蝶形運算單元的運算速度；內(nèi)置雙端口RAM、旋轉(zhuǎn)因子ROM使數(shù)據(jù)存儲的速度得到提高；采用了流水線的工作方式使數(shù)據(jù)的存儲、運算在時間上達(dá)到匹配。整個設(shè)計采用VHDL(超高速硬件描述語言)語言作為系統(tǒng)內(nèi)部硬件結(jié)構(gòu)的描述手段，在Altera的QuartusⅡ軟件支持下完成。仿真結(jié)果表明，基于FPGA實現(xiàn)的FFT算法無論在速度和精度上都滿足了相位測量的需要，其運算64點數(shù)據(jù)僅需27.5us，最大誤差在1％之內(nèi)。
上傳時間： 2013-05-16
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隨著計算機和集成電路技術(shù)的不斷發(fā)展,基于EDA技術(shù)的芯片設(shè)計正在成為電子系統(tǒng)設(shè)計的主流.現(xiàn)場可編程門陣列(FPGA)作為一種可編程專用集成電路(ASIC)已經(jīng)廣泛應(yīng)用于計算機、通信、航空航天等各個領(lǐng)域.一般來講,FPGA多用于高速通信和高速信號處理領(lǐng)域,以發(fā)揮其處理速度快的特點,本文將其應(yīng)用于一低速低功耗系統(tǒng)——某水下遠(yuǎn)程遙控接收系統(tǒng),主要用其在頻域來實現(xiàn)水下遠(yuǎn)程遙控的解碼,取得了令人滿意的效果.該文主要做了以下幾方面的工作.首先,深入研究和分析了在頻域?qū)崿F(xiàn)水下遠(yuǎn)程遙控解碼的原理并進(jìn)行了遙控指令編碼設(shè)計;其次,用ALTERA公司的CYCLONE系列FPGA芯片完成了水下遠(yuǎn)程遙控FPGA解碼芯片的設(shè)計工作,包括硬件描述語言(VHDL)編碼、電路前后仿真、綜合和布局布線工作,并對設(shè)計的FPGA解碼芯片進(jìn)行了初步的功耗估算:最后設(shè)計制作了一塊FPGA解碼芯片電路驗證測試板,并完成了電路調(diào)試和測試.實驗測試結(jié)果表明,用FPGA實現(xiàn)水下遠(yuǎn)程遙控解碼電路的方案是可行的,可以有效地縮小系統(tǒng)體積、提高系統(tǒng)可靠性,在保證系統(tǒng)性能情況下做到更低的功耗,還可以實現(xiàn)在系統(tǒng)配置和編程,使得系統(tǒng)的調(diào)試、升級和維護(hù)更加靈活方便.
標(biāo)簽： FPGA 遠(yuǎn)程遙控 解碼電路
上傳時間： 2013-06-03
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隨著信息社會的發(fā)展，人們要處理的各種信息總量變得越來越大，尤其在處理大數(shù)據(jù)量與實時處理數(shù)據(jù)方面，對處理設(shè)備的要求是非常高的。為滿足這些要求，實時快速的各種CPU、處理板應(yīng)運而生。這類CPU與板卡處理數(shù)據(jù)速度快，效率高，并且不斷的完善與發(fā)展。此類板卡要求與外部設(shè)備通訊，同時也要進(jìn)行內(nèi)部的數(shù)據(jù)交換，于是板卡的接口設(shè)備調(diào)試與內(nèi)部數(shù)據(jù)交換也成為必須要完成的工作。本文所作的工作正是基于一種高速通用信號處理板的外部接口和內(nèi)部數(shù)據(jù)通道的設(shè)計。 本文首先介紹了通用信號處理板的應(yīng)用開發(fā)背景，包括此類板卡使用的處理芯片、板上設(shè)備、發(fā)展概況以及和外部相連的各種總線概況，同時說明了本人所作的主要工作。 其次，介紹了PCI接口的有關(guān)規(guī)范，給出了通用信號處理板與CPCI的J1口的設(shè)計時序；介紹了DDR存儲器的概況、電平標(biāo)準(zhǔn)以及功能寄存器，并給出了與DDR．存儲器接口的設(shè)計時序；介紹了片上主要數(shù)據(jù)處理器件TS-202的有關(guān)概況，設(shè)計了板卡與DSP的接口時序。 再次，介紹了Altera公司FPGA的程序設(shè)計流程，并使用VHDL語言編程完成各個模塊之間的數(shù)據(jù)傳遞，并重點介紹了DDR控制核的編寫。 再次，介紹了WDM驅(qū)動程序的結(jié)構(gòu)，程序設(shè)計方法等。 最后，通過從工控機向通用信號處理板寫連續(xù)遞增的數(shù)據(jù)驗證了整個系統(tǒng)已經(jīng)正常工作。實現(xiàn)了信號處理板內(nèi)部數(shù)據(jù)通道設(shè)計以及與外部接口的通訊；并且還提到了對此設(shè)計以后地完善與發(fā)展。 本文所作的工作如下： 1、設(shè)計完成了處理板各接口時序，使處理板可以從接口接受/發(fā)送數(shù)據(jù)。 2、完成了FPGA內(nèi)部的數(shù)據(jù)通道的設(shè)計，使數(shù)據(jù)可以從CPCI準(zhǔn)確的傳送到DSP進(jìn)行處理，并編寫了DSP的測試程序。 3、完成了DDR SDRAM控制核的VHDL程序編寫。 4、完成了PCI驅(qū)動程序的編寫。
標(biāo)簽： FPGA 高速并行 信號處理板 數(shù)據(jù)接口
上傳時間： 2013-06-30
上傳用戶：唐僧他不信佛
本論文利用FPGA可編程邏輯器件和硬件描述語言Verilog，采用自頂向下的設(shè)計方法，開發(fā)了一款基于PCI總線的高速數(shù)據(jù)采集卡。本數(shù)據(jù)采集系統(tǒng)中，采用PLX公司生產(chǎn)的PLX9080作為PCI總線接口芯片。用4片每片容量為8MB的SDRAM作為數(shù)據(jù)采集的前端和PCI總線的數(shù)據(jù)緩沖。用ALTERA公司生產(chǎn)的Cyclone系列FPGA實現(xiàn)PCI接口芯片PLX9080的時序邏輯、對數(shù)據(jù)采集通道的前端控制以及對SDRAM的讀寫控制。 在本論文將重點放在了用硬件描述語言Verilog進(jìn)行FPGA硬件邏輯編程上。本論文按照自頂向下的設(shè)計方法，詳細(xì)論述了PCI接口轉(zhuǎn)化電路模塊、SDRAM存儲片子讀寫控制電路模塊、FPGA內(nèi)部寄存器讀寫控制電路模塊以及用于RF端的自動增益控制電路AGC模塊的設(shè)計。
上傳時間： 2013-04-24
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計了采用“串-并”結(jié)合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進(jìn)行了簡化，以便于用硬件電路方式實現(xiàn)。 2.對ACS運算單元采用了“串-并”結(jié)合的運算方式，和全并行的設(shè)計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計的復(fù)雜度。 4.本文中設(shè)計了一個仿真平臺，采用Modelsim仿真器對設(shè)計進(jìn)行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設(shè)計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設(shè)計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設(shè)計的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計的Viterbi譯碼器具有很高的工程實用價值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時間： 2013-07-23
上傳用戶：葉山豪
該文就多媒體信息的主體之一-圖像信號的壓縮和解壓進(jìn)行了分析,并結(jié)合實際課題所設(shè)計的數(shù)字圖像監(jiān)控系統(tǒng)對其中的圖像解碼過程進(jìn)行了軟硬件的實現(xiàn).首先我們在ANALOG DEVICE公司的ADSP-2189上進(jìn)行了解碼系統(tǒng)的驗證,就解碼輸出的質(zhì)量進(jìn)行了主觀評價.通過軟件仿真,我們還進(jìn)一步得到了解碼過程中,哪些指令占用較多的指令執(zhí)行時間,哪些指令會成為硬件實現(xiàn)時的瓶頸.它為我們的FPGA優(yōu)化設(shè)計提供了理論上的依據(jù).綜合考慮設(shè)計方案的復(fù)雜程度、系統(tǒng)規(guī)模、系統(tǒng)時延、器件成本等各項因素,通過對各種FPGA器件性能與開發(fā)工具的選擇比較,決定選用Altera公司的FLEX10K器件來做最終的硬件實現(xiàn).它不僅為圖像解碼系統(tǒng)的ASIC實現(xiàn)做了一定的理論分析和技術(shù)準(zhǔn)備,也為FPGA技術(shù)在數(shù)字信號處理領(lǐng)域的應(yīng)用開辟了新的研究方向.在硬件設(shè)計過程中,根據(jù)FPGA技術(shù)的優(yōu)點,采用"自上而下"和"自下而上"相結(jié)合的設(shè)計方法,將整個系統(tǒng)進(jìn)行功能模塊分割并分別實現(xiàn).所有處理模塊均采用VERILIG語言編寫,對其中的主要模塊都進(jìn)行了優(yōu)化設(shè)計.通過這些優(yōu)化不僅提高了解壓性能,還減少了處理時間和所占用的硬件空間.最后通過仿真表明了所實現(xiàn)的圖像解碼系統(tǒng)具有良好的性能,具有一定的使用價值.
標(biāo)簽： FPGA 數(shù)字圖像 監(jiān)控系統(tǒng) 片的設(shè)計
上傳時間： 2013-06-26
上傳用戶：再見大盤雞
信息技術(shù)的不斷發(fā)展,對信息的安全提出了更高的要求.在應(yīng)用公鑰密碼體制的時候,對密鑰長度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對數(shù)問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實現(xiàn)也成為一個關(guān)注的方面.該文按照確定有限域、選取曲線參數(shù)、劃分結(jié)構(gòu)模塊、優(yōu)化模塊算法、實現(xiàn)模塊設(shè)計,驗證模塊功能的順序進(jìn)行書寫.為了硬件實現(xiàn)上的方便,設(shè)計選擇了含有Ⅱ型優(yōu)化正規(guī)基的伽略域GF(2191),并在該域上構(gòu)造了隨機的橢圓曲線.根據(jù)層次化、結(jié)構(gòu)化的設(shè)計思路,將橢圓曲線上的標(biāo)量乘法運算劃分成兩個運算層次:橢圓曲線上的運算和有限域上的運算.模塊劃分之后,利用自底向上的設(shè)計思路,主要針對有限域上的乘法運算進(jìn)行了重要的改進(jìn),并對加法群中的標(biāo)量乘運算的算法進(jìn)行了分析、證明,以達(dá)到面積優(yōu)化和快速執(zhí)行的效果.具體設(shè)計中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺上進(jìn)行電路設(shè)計.完成了各個模塊的設(shè)計輸入和仿真.設(shè)計選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進(jìn)行綜合、布局、布線和時序仿真.文中給出了橢圓曲線上的點加、倍點和標(biāo)量乘法模塊的具體設(shè)計結(jié)構(gòu)框圖.并且根據(jù)橢圓曲線的標(biāo)量乘特點,提出了合適的驗證方案.該設(shè)計完成了橢圓曲線上的標(biāo)量乘法運算.設(shè)計主要針對資源受限的應(yīng)用環(huán)境:改進(jìn)了有限域上的乘法運算、使用了沒有預(yù)處理的標(biāo)量乘算法.改進(jìn)后的橢圓曲線標(biāo)量乘法需要2,741,998個邏輯單元,在100MHz的時鐘約束下,運行一次標(biāo)量乘法運算需要567.69us.該次設(shè)計的結(jié)果可以直接用來構(gòu)造橢圓曲線上的簽名、驗證、密鑰交換等算法.
上傳時間： 2013-05-24
上傳用戶：zhuo0008
現(xiàn)場可編程邏輯門陣列(FPGA)具有開發(fā)周期短、成本小、風(fēng)險低和現(xiàn)場可靈活配置等優(yōu)點,可以在更短的時間實現(xiàn)更復(fù)雜的功能,使得基于FPGA的開發(fā)平臺的研究成為工業(yè)界和學(xué)術(shù)界日益關(guān)注的問題.基于FPGA的高集成度、高可靠性,可將整個設(shè)計系統(tǒng)下載于同一芯片中,實現(xiàn)片上系統(tǒng),從而大大縮小其體積,因此以FPGA為代表的可編程邏輯器件應(yīng)用日益廣泛.在國外,FPGA技術(shù)發(fā)展與應(yīng)用已達(dá)到相當(dāng)高的程度;而在國內(nèi),FPGA技術(shù)發(fā)展仍處在起步階段,與國外相比還存在較大的差距.本文提出了一種FPGA通用接口開發(fā)平臺的設(shè)計思路,研制了一種FPGA快速實驗開發(fā)裝置,對研制過程中遇到的軟、硬件問題加以歸納總結(jié),提高了系統(tǒng)運行效率.分別研究了基于FPGA器件Altera公司的FLEX6000的字符型LCD、PC機ISA總線,基于FLEX10K的圖像點陣型LCD、PC機PCI總線接口中.最后通過一個通用實驗裝置系統(tǒng)的設(shè)計和實現(xiàn),綜合上述應(yīng)用,介紹了FPGA實驗系統(tǒng)的軟件開發(fā)環(huán)境,實現(xiàn)了基于FGPA的交通信號燈邏輯控制和電子鐘,研究了FPGA技術(shù)在通用接口控制器設(shè)計中的應(yīng)用.
標(biāo)簽： FPGA 現(xiàn)場可編程 應(yīng)用研究 邏輯門
上傳時間： 2013-04-24
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