Altera的DE2開發板上的DM9000A網絡FPGA接口及其驅動程序,還有 Demo程序
標簽： Altera 9000A 9000 FPGA
上傳時間： 2016-05-02
上傳用戶：mikesering
FPGA與CPLD的區別，僅供參考，好東西大家一起享用
標簽： FPGA CPLD
上傳時間： 2016-05-08
上傳用戶：a6697238
以兩片由TI 公司生產的數字信號處理器TMS320C6203B 為核心,用可編程邏輯陣列CPLD 進行邏輯控 制,采用現場可編程門陣列FPGA 作圖像的預處理和進行雙數字信號處理器(DSP) 之間的通訊,實現了實時相關的圖像 處理。此系統實時性好,可直接利用數字圖像的灰度特征,在低信噪比的情況下目標跟蹤點漂移小,目標跟蹤能夠較好 地適應不同灰度分布的背景。
標簽： C6203 6203B 320C 6203
上傳時間： 2016-05-11
上傳用戶：kytqcool
關于在FPGA或CPLD鎖相環PLL原理與應用,介紹用FPGA的分頻技術.
標簽： FPGA CPLD PLL 鎖相環
上傳時間： 2016-05-12
上傳用戶：edisonfather
在FPGA上實現序列機 用的是Altera公司的DE1板子
標簽： Altera FPGA DE1 序列
上傳時間： 2016-05-19
上傳用戶：趙云興
你相學會CPLD,FPGA,教程,快速,么,你想使用硬件編程語言么.那就看這個吧,只要5分鐘.讓你入門
標簽： CPLD FPGA 教程 分
上傳時間： 2014-01-16
上傳用戶：zhaoq123
用VHDL語言在CPLD／FPGA上實現浮點運算，資源多多共享,不亦樂乎!
標簽： VHDL CPLD FPGA 語言
上傳時間： 2014-01-21
上傳用戶：invtnewer
CPLD/FPGA實用手冊，新手最愛，MAXplus的包教包會
標簽： CPLD FPGA 實用手冊
上傳時間： 2016-06-05
上傳用戶：a3318966
分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先這種方法可以節省鎖相環資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的。 偶數倍分頻：偶數倍分頻應該是大家都比較熟悉的分頻，通過計數器計數是完全可以實現的。如進行N倍偶數分頻，那么可以通過由待分頻的時鐘觸發計數器計數，當計數器從0計數到N/2-1時，輸出時鐘進行翻轉，并給計數器一個復位信號，使得下一個時鐘從零開始計數。以此循環下去。這種方法可以實現任意的偶數分頻。
標簽： altera FPGA PLL 分頻器
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
現代通信系統要求通信距離遠、通信容量大、傳輸質量好。作為其關鍵技術之一的調制解調技術一直是人們研究的一 個重要方向。討論和仿真實現了基于FPGA的數字化DPSK調制解調系統。用Altera公司的FPGA開發平臺Quartus II 3.0實現了一 個對基帶信號的DPSK調制解調系統模型的仿真。
標簽： Altera FPGA DPSK 現代通信
上傳時間： 2016-06-15
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