隨著電子技術(shù)和信息技術(shù)的發(fā)展，可編程邏輯器件的應(yīng)用領(lǐng)域越來越寬。可編程SoC設(shè)計已成為SoC設(shè)計的新方法。論文介紹了可編程邏輯器件的設(shè)計方法和開發(fā)技術(shù)，并用硬件描述語言和FPGA／CPLD設(shè)計技術(shù)，探索和研究了基于FPGA的RISCMCU的設(shè)計與實現(xiàn)過程。 論文參照Mircochip公司的PICl6C5X單片機的體系結(jié)構(gòu)，設(shè)計了8位RISCMCU。該嵌入式MCU設(shè)計采用了自頂向下的設(shè)計方法和模塊化設(shè)計思想。MCU總體結(jié)構(gòu)設(shè)計劃分控制模塊、ALU模塊、存儲模塊三大模塊。然后，對各模塊的具體技術(shù)實現(xiàn)細節(jié)分別進行了闡述。論文中設(shè)計的MCU能實現(xiàn)PICl6C5X單片機33條指令中除OPTION、CLRWDT、SLEEP和TRIS四條指令以外的其余29條指令的功能，但應(yīng)用是基于FPGA的，能與其他外設(shè)IP方便的結(jié)合在一起使用，比Asic的PICl6C57X的應(yīng)用更具靈活性。 軟件仿真和硬件驗證表明：所設(shè)計的嵌入式MCU在各方面均達到了一定的性能指標，在Altera公司ACEX1K系列的EPlK30TCl44-3器件上的工作頻率達21.88MHz。這些為自主設(shè)計R／SCMCU的IP核提供了值得借鑒的探索成果和設(shè)計思路，在通用控制領(lǐng)域也有一定的實用價值。 此外，論文中還介紹了三相SPWM控制模塊的設(shè)計，該模塊具有死區(qū)時間和載波比任意可調(diào)的特點，可以單獨應(yīng)用，也可以作為MCU的外設(shè)子模塊應(yīng)用。
標簽： FPGA MCU 嵌入式 應(yīng)用研究
上傳時間： 2013-07-16
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本文主要介紹了如何運用可編程邏輯器件(FPGA)實現(xiàn)電機的變頻調(diào)速控制系統(tǒng)。 目前，電機控制芯片主要有兩種選擇。一種是專用集成芯片(Asic)，一種是單片機(MCU)或數(shù)字信號處理器(DSP)。而FPGA的數(shù)字資源豐富、工作頻率高、可在系統(tǒng)編程等特點使得開發(fā)靈活、開發(fā)周期相對短，可以取代前二種通用的方式。本文利用80C196KC和FPGA控制感應(yīng)電機，簡化了硬件和軟件設(shè)計，并充分利用了FPGA的快速性，利用FPGA，除本身可以用來控制電機以外：可以制成通用的“IP核”應(yīng)用到MCU(或DSP)，或是作為片內(nèi)外設(shè)，這樣就節(jié)約了片內(nèi)資源；另外，它還是Asic設(shè)計的驗證的必經(jīng)階段，這是本文選題和工作的意義。本文設(shè)計的FPGA調(diào)速控制系統(tǒng)以及2個IP核，下載到芯片，通過驗證。 本文第一章緒論介紹了可編程邏輯器件的發(fā)展、應(yīng)用，以及EDA的發(fā)展歷程，還介紹了Asic等。針對FPGA的快速發(fā)展，論述了它在變頻調(diào)速技術(shù)應(yīng)用中的優(yōu)勢。 第二章介紹了交流電動機變頻調(diào)速技術(shù)及其相關(guān)技術(shù)的發(fā)展和應(yīng)用情況。著重介紹了電壓空間矢量調(diào)制方式，以及矢量控制技術(shù)、技術(shù)發(fā)展。 第三章詳細介紹了SVPWM調(diào)速系統(tǒng)整個系統(tǒng)的FPGA設(shè)計，給出了設(shè)計思路、具體方案、邏輯時序分析；最后給出了軟件仿真結(jié)果和實驗波形對照。文中還給出了SVPWM調(diào)速系統(tǒng)運用的FPGA設(shè)計結(jié)果，驅(qū)動電機，得到實驗波形。論證了FPGA在調(diào)速系統(tǒng)應(yīng)用中的可行性和意義。 第四章介紹了作者針對課題相關(guān)的一些內(nèi)容所設(shè)計出的IP核，給出的實驗結(jié)果等。 論文最后，對本課題所做的工作進行了簡單的總結(jié)。
標簽： FPGA 全數(shù)字 交流變頻 調(diào)速系統(tǒng)
上傳時間： 2013-04-24
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激光測距技術(shù)被廣泛應(yīng)用于現(xiàn)代工業(yè)測量、航空與大地的測量、國防及通信等諸多領(lǐng)域。本文從已獲得廣泛應(yīng)用的脈沖激光測距技術(shù)入手，重點分析了近年提出的自觸發(fā)脈沖激光測距技術(shù)(STPLR)特別是其中的雙自觸發(fā)脈沖激光測距技術(shù)(BSTPLR)，通過分析發(fā)現(xiàn)其核心部件之一就是用于測量激光脈沖飛行時間(周期)的高精度高速計數(shù)器，而目前一般的方式是采用昂貴的進口高速計數(shù)器或?qū)Ｓ眉呻娐?Asic)來完成，這使得激光測距儀在研發(fā)、系統(tǒng)的改造升級和自主知識產(chǎn)權(quán)保護等諸多方面受到制約，同時在其整體性能上特別是在集成化、小型化和高可靠性方面帶來阻礙。為此，本文研究了采用現(xiàn)場可編程門陣列(FPGA)來實現(xiàn)脈沖激光測距中的高精度高速計數(shù)及其他相關(guān)功能，基本解決了以上存在的問題。 論文通過對雙自觸發(fā)脈沖激光測距的主要技術(shù)要求和技術(shù)指標進行分析，對其中的信號處理單元采用了FPGA+單片機的設(shè)計形式。由FPGA主控芯片(EPF10K20TC144-4)作為周期測量模塊，在整個測距系統(tǒng)中是信號處理的核心部件，借助其用戶可編程特性及很高的內(nèi)部時鐘頻率，設(shè)計了專用于BSTPLR的高速高精度計數(shù)芯片，負責對測距信號產(chǎn)生電路中的時刻鑒別電路輸出信號進行計數(shù)。數(shù)據(jù)處理模塊則主要由單片機(AT89C51)來實現(xiàn)。系統(tǒng)可以通過鍵盤預(yù)置門控信號的寬度以均衡測量的精度和速度，測量結(jié)果采用7位LED數(shù)碼管顯示。本設(shè)計在近距離(大尺寸)范圍內(nèi)實驗測試時基本滿足設(shè)計要求。
標簽： FPGA 自觸發(fā)脈沖 激光測距 關(guān)鍵技術(shù)
上傳時間： 2013-04-24
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隨著計算機和集成電路技術(shù)的不斷發(fā)展,基于EDA技術(shù)的芯片設(shè)計正在成為電子系統(tǒng)設(shè)計的主流.現(xiàn)場可編程門陣列(FPGA)作為一種可編程專用集成電路(Asic)已經(jīng)廣泛應(yīng)用于計算機、通信、航空航天等各個領(lǐng)域.一般來講,FPGA多用于高速通信和高速信號處理領(lǐng)域,以發(fā)揮其處理速度快的特點,本文將其應(yīng)用于一低速低功耗系統(tǒng)——某水下遠程遙控接收系統(tǒng),主要用其在頻域來實現(xiàn)水下遠程遙控的解碼,取得了令人滿意的效果.該文主要做了以下幾方面的工作.首先,深入研究和分析了在頻域?qū)崿F(xiàn)水下遠程遙控解碼的原理并進行了遙控指令編碼設(shè)計;其次,用ALTERA公司的CYCLONE系列FPGA芯片完成了水下遠程遙控FPGA解碼芯片的設(shè)計工作,包括硬件描述語言(VHDL)編碼、電路前后仿真、綜合和布局布線工作,并對設(shè)計的FPGA解碼芯片進行了初步的功耗估算:最后設(shè)計制作了一塊FPGA解碼芯片電路驗證測試板,并完成了電路調(diào)試和測試.實驗測試結(jié)果表明,用FPGA實現(xiàn)水下遠程遙控解碼電路的方案是可行的,可以有效地縮小系統(tǒng)體積、提高系統(tǒng)可靠性,在保證系統(tǒng)性能情況下做到更低的功耗,還可以實現(xiàn)在系統(tǒng)配置和編程,使得系統(tǒng)的調(diào)試、升級和維護更加靈活方便.
上傳時間： 2013-06-03
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本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模Asic通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗證和誤碼計數(shù)的工作。 與基于軟件實現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實現(xiàn)驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
上傳時間： 2013-04-24
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Asic對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的Asic具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規(guī)Asic的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進化硬件(EHW)成為智能硬件電路設(shè)計的一種新方法.作為進化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現(xiàn)方法.論文認為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強、設(shè)計更易實現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應(yīng)的矩陣并構(gòu)造實驗用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計基礎(chǔ);(3)構(gòu)造實現(xiàn)可重構(gòu)BCH糾錯碼電路的方法——建立可重構(gòu)糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構(gòu)糾錯碼電路基礎(chǔ)上,構(gòu)造進化硬件控制功能塊的結(jié)構(gòu),完成各進化RLA控制模塊的驗證和實現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實現(xiàn)作為一類ASR-FPGA的研究目標,主要成果是根據(jù)可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實現(xiàn)糾錯碼的各個功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機FSM方式實現(xiàn)了可重構(gòu)糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計方法建立了循環(huán)糾錯碼基核單元的可重構(gòu)模型,進行循環(huán)糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進化硬件電路的設(shè)計方法對實際的進化硬件設(shè)計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進化硬件的器件結(jié)構(gòu)的設(shè)計也可提供一種借鑒.
上傳時間： 2013-07-01
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該文就多媒體信息的主體之一-圖像信號的壓縮和解壓進行了分析,并結(jié)合實際課題所設(shè)計的數(shù)字圖像監(jiān)控系統(tǒng)對其中的圖像解碼過程進行了軟硬件的實現(xiàn).首先我們在ANALOG DEVICE公司的ADSP-2189上進行了解碼系統(tǒng)的驗證,就解碼輸出的質(zhì)量進行了主觀評價.通過軟件仿真,我們還進一步得到了解碼過程中,哪些指令占用較多的指令執(zhí)行時間,哪些指令會成為硬件實現(xiàn)時的瓶頸.它為我們的FPGA優(yōu)化設(shè)計提供了理論上的依據(jù).綜合考慮設(shè)計方案的復雜程度、系統(tǒng)規(guī)模、系統(tǒng)時延、器件成本等各項因素,通過對各種FPGA器件性能與開發(fā)工具的選擇比較,決定選用Altera公司的FLEX10K器件來做最終的硬件實現(xiàn).它不僅為圖像解碼系統(tǒng)的Asic實現(xiàn)做了一定的理論分析和技術(shù)準備,也為FPGA技術(shù)在數(shù)字信號處理領(lǐng)域的應(yīng)用開辟了新的研究方向.在硬件設(shè)計過程中,根據(jù)FPGA技術(shù)的優(yōu)點,采用"自上而下"和"自下而上"相結(jié)合的設(shè)計方法,將整個系統(tǒng)進行功能模塊分割并分別實現(xiàn).所有處理模塊均采用VERILIG語言編寫,對其中的主要模塊都進行了優(yōu)化設(shè)計.通過這些優(yōu)化不僅提高了解壓性能,還減少了處理時間和所占用的硬件空間.最后通過仿真表明了所實現(xiàn)的圖像解碼系統(tǒng)具有良好的性能,具有一定的使用價值.
標簽： FPGA 數(shù)字圖像 監(jiān)控系統(tǒng) 片的設(shè)計
上傳時間： 2013-06-26
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FFT/IFFT是時域信號與頻域信號之間轉(zhuǎn)換的基本運算，是數(shù)字信號處理的核心工具之一，因此，它廣泛地應(yīng)用于許多領(lǐng)域。在數(shù)字化的今天，不論是在通信領(lǐng)域還是在圖像處理領(lǐng)域，對數(shù)字信號處理的速度、精度和實時性要求不斷提高。為滿足不斷提高的要求，國內(nèi)外不斷地推出各種FFT/IFFT處理器，主要處理器有Asic、DSP芯片、FPGA等。由于FPGA具有可反復編程的特點及豐富資源，所以它受到廣泛的關(guān)注。 本論文就是一種基于FPGA實現(xiàn)浮點型數(shù)據(jù)的FFT及IFFT處理器，該處理器使用A1tera公司的Stratix Ⅱ系列的FPGA芯片。它主要采用流水線結(jié)構(gòu)，這種結(jié)構(gòu)可以使各級運算并行處理，對輸入進來的數(shù)據(jù)進行連續(xù)處理，提高了運算速度，滿足了系統(tǒng)的實時性要求；另外處理器所處理的數(shù)據(jù)是32位浮點型的，因此它同時提高了運算的精度。
上傳時間： 2013-07-12
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USB2．0接口和基于ARM核的SOC系統(tǒng)的應(yīng)用已經(jīng)非常廣泛，特別在電子消費類領(lǐng)域。包含USB2,0接口的ARM系統(tǒng)則更是市場的需求。本文介紹一種基于ARM核的USB2,0接口IP(AHB_USB2.0)的設(shè)計，主要對其中的串行接口引擎(SIE)的設(shè)計進行討論。 該 AHB_USB2.0 IP核支持USB2.0協(xié)議，并兼容USB1.1協(xié)議；支持AMBA2.0協(xié)議和UTMI 1.05協(xié)議。該IP核一側(cè)通過UTMI接口或ULPI接口的PHY與USB2.0主機端進行通信；另一側(cè)則通過AHB總線與ARM相連。 AHB_USB2.0 IP核在硬件上分為三個大模塊：ULPI模塊(ULPI)、串行接口引擎(SIE)模塊和AHB總線接口模塊(AHB)。ULPI模塊實現(xiàn)了UTMI接口轉(zhuǎn)ULPI接口。串行接口引擎(SIE)模塊為USB2.0的數(shù)據(jù)鏈路層協(xié)議處理模塊，為整個IP核的核心部分，進一步分為四個子模塊——GLC(全局控制模塊)，PIE(PHY接口處理引擎)，SIF(系統(tǒng)接口邏輯)和EPB(端點緩沖模塊)。GLC模塊負責整個IP的復位控制，IP時鐘的開關(guān)提示等；PIE模塊負責處理USB的事務(wù)級傳輸，包括組包解包等；SIF模塊負責協(xié)議相關(guān)寄存器組和端點緩沖區(qū)的讀寫，跨時鐘域信號的處理和PIE所需的控制信號的產(chǎn)生；AHB模塊負責IP核與ARM通信和DMA功能的實現(xiàn)。 該IP核的軟件設(shè)計遵循USB協(xié)議，Bulk Only協(xié)議和UFI協(xié)議，由外掛ARM實現(xiàn)USB設(shè)備命令和UFI命令的解析，并執(zhí)行相應(yīng)的操作。設(shè)計了IP核與ARM之間的多種數(shù)據(jù)傳輸方法，通過軟件實現(xiàn)常規(guī)數(shù)據(jù)讀寫訪問、內(nèi)部DMA或外部DMA等多種方式的切換。 本IP已經(jīng)通過EDA驗證和FPGA測試，并且已經(jīng)在內(nèi)嵌ARM核的FPGA系統(tǒng)上實現(xiàn)了多個U盤。這個FPGA系統(tǒng)的正確工作，證明了AHB_USB2.01P核設(shè)計是正確的。
上傳時間： 2013-05-17
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常用的實時數(shù)字信號處理的器件有可編程的數(shù)字信號處理(DSP)芯片(如AD系列、TI系列)、專用集成電路(Asic)、現(xiàn)場可編程門陣列(FPGA)等。在工程實踐中,往往要求對信號處理要有高速性、實時性和靈活性,而已有的一些軟件和硬件實現(xiàn)方式則難以同時達到這幾方面的要求。隨著可編程邏輯器件和EDA技術(shù)的發(fā)展,使用FPGA來實現(xiàn)數(shù)字信號處理,既具有實時性,又兼顧了一定的靈活性。FPGA具有的靈活的可編程邏輯可以方便的實現(xiàn)高速數(shù)字信號處理,突破了并行處理、流水級數(shù)的限制,有效地利用了片上資源,加上反復的可編程能力,越來越受到國內(nèi)外從事數(shù)字信號處理的研究者所青睞。 FIR數(shù)字濾波器以其良好的線性特性被廣泛使用,屬于數(shù)字信號處理的基本模塊之一。本論文對基于FPGA的FIR數(shù)字濾波器實現(xiàn)進行了研究,所做的主要工作如下： 1.介紹了FIR數(shù)字濾波器的基本理論和FPGA的基本概況,以及FPGA設(shè)計流程、設(shè)計指導原則和常用的設(shè)計指導思想與技巧。 2.以FIR數(shù)字濾波器的基本理論為依據(jù),使用分布式算法為濾波器的硬件實現(xiàn)算法,并對其進行了詳細的討論。針對分布式算法中查找表規(guī)模過大的缺點,采用優(yōu)化分布式算法的多塊查找表方式使得硬件規(guī)模極大的減小。 3.設(shè)計出一個192階的FIR濾波器實例。其系統(tǒng)要求為：定點16位輸入、定點12位系數(shù)、定點16位輸出,采樣率為75MHz。設(shè)計用Quartus II軟件進行仿真,并將其仿真結(jié)果與Matlab仿真結(jié)果進行對比分析。 仿真結(jié)果表明,本論文設(shè)計的濾波器硬件規(guī)模較小,采樣率達到了75MHz。同時只要將查找表進行相應(yīng)的改動,就能分別實現(xiàn)低通、高通、帶通FIR濾波器,體現(xiàn)了設(shè)計的靈活性。
標簽： FPGA FIR 數(shù)字濾波器
上傳時間： 2013-06-06
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