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<li id="46ogm"></li> The PLB BRAM Interface Controller is a module thatattaches to the PLB (Processor Local Bus).
上傳時間： 2013-10-27
上傳用戶：zoudejile
The PPC405 Virtex-4 is a wrapper around the Virtex-4PowerPC™ 405 Processor BLOCK primitive. For detailsregarding the PowerPC 405, see the PowerPC 405 ProcessorBLOCK Reference Guide.
上傳時間： 2014-12-05
上傳用戶：flg0001
This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) BLOCK to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor BLOCKs are added to capture performance data. All 10 video streams moved by the AXI VDMA BLOCKs are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上傳時間： 2013-11-14
上傳用戶：fdmpy
FSM 分兩大類：米里型和摩爾型。 組成要素有輸入(包括復位)，狀態(包括當前狀態的操作)，狀態轉移條件，狀態的輸出條件。 設計FSM 的方法和技巧多種多樣，但是總結起來有兩大類：第一種，將狀態轉移和狀態的操作和判斷等寫到一個模塊(process、BLOCK)中。另一種是將狀態轉移單獨寫成一個模塊，將狀態的操作和判斷等寫到另一個模塊中(在Verilog 代碼中，相當于使用兩個“always” BLOCK)。其中較好的方式是后者。其原因 如下： 首先FSM 和其他設計一樣，最好使用同步時序方式設計，好處不再累述。而狀態機實現后，狀態轉移是用寄存器實現的，是同步時序部分。狀態的轉移條件的判斷是通過組合邏輯判斷實現的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時序和組合邏輯分別放到不同的程序塊(process，BLOCK) 中實現。這樣做的好處不僅僅是便于閱讀、理解、維護，更重要的是利于綜合器優化代碼，利于用戶添加合適的時序約束條件，利于布局布線器實現設計。顯式的 FSM 描述方法可以描述任意的FSM(參考Verilog 第四版)P181 有限狀態機的說明。兩個 always 模塊。其中一個是時序模塊，一個為組合邏輯。時序模塊設計與書上完全一致，表示狀態轉移，可分為同步與異步復位。
標簽： 狀態
上傳時間： 2013-10-23
上傳用戶：yupw24
目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(BLOCK Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2014-01-01
上傳用戶：maqianfeng
摘 要： 針對非同分布的Nakagami信道，基于矩生成函數MGF(Moment Generation Function)的分析方法，提出正交空時分組碼系統STBC(Space-Time BLOCK Coding)的一種快速性能評估算法，不需要涉及超幾何函數積分運算，可在中高信噪比時，快速準確地估計STBC系統的符號錯誤概率性能。在平坦瑞利衰落信道下的計算機仿真表明，該算法與已有的STBC系統的近似估計算法相比，具有較優的性能。 關鍵詞： 正交空時分組碼； MIMO； MGF； 誤符號率
上傳時間： 2014-12-29
上傳用戶：如果你也聽說
linux那些事兒之一
上傳時間： 2013-10-19
上傳用戶：wab1981
This document provides an overview of the MPC8313E PowerQUICC™II Pro processor features, including a BLOCK diagram showing the major functional components.
標簽： PowerQUICC 8313E 8313 MPC
上傳時間： 2013-11-20
上傳用戶：myworkpost
闡述了軌道交通列車定位技術。介紹了在軌道交通系統中列車定位技術的功能，國內外軌道交通中主要采用的列車定位方法，重點論述了幾種主要定位技術，并從定位精度、閉塞制式、維護投資成本、抗干擾等方面進行分析比較。提出目前軌道交通定位技術應綜合運用，取長補短，多種方法相互融合，才能滿足軌道交通中對安全可靠性的要求。 Abstract: Rail train positioning technology is described. The paper introduces the funetions of the train positioning technology in the rail transit system， the main methods of train positioning do mestic and international rail， and focuses on several key methods， analyzes and compares from the positioning accuracy， BLOCK system, maintenance and investment cost， interference and so on， suggested that the current rail positioning technology should be integrated use of positioning method of meriging， learn from each other， to meet the reliability requirements of rail safety.
上傳時間： 2013-11-25
上傳用戶：franktu
The LPC1850/30/20/10 are ARM Cortex-M3 based microcontrollers for embeddedapplications. The ARM Cortex-M3 is a next generation core that offers systemenhancements such as low power consumption, enhanced debug features, and a highlevel of support BLOCK integration.The LPC1850/30/20/10 operate at CPU frequencies of up to 150 MHz. The ARMCortex-M3 CPU incorporates a 3-stage pipeline and uses a Harvard architecture withseparate local instruction and data buses as well as a third bus for peripherals. The ARMCortex-M3 CPU also includes an internal prefetch unit that supports speculativebranching.The LPC1850/30/20/10 include up to 200 kB of on-chip SRAM data memory, a quad SPIFlash Interface (SPIFI), a State Configuration Timer (SCT) subsystem, two High-speedUSB controllers, Ethernet, LCD, an external memory controller, and multiple digital andanalog peripherals.
上傳時間： 2014-12-31
上傳用戶：zhuoying119
