-
RGB，三原色光模式（英語(yǔ)：RGB color model），又稱(chēng)RGB顏色模型或紅綠藍(lán)顏色模型，是一種加色模型，將紅（Red）、綠（Green）、藍(lán)（BLUE）三原色的色光以不同的比例相加，以產(chǎn)生多種多樣的色光。RGB顏色模型的主要目的是在電子系統(tǒng)中檢測(cè)。
標(biāo)簽：
上傳時(shí)間：
2015-06-14
上傳用戶：lxy123
-
RGB，三原色光模式（英語(yǔ)：RGB color model），又稱(chēng)RGB顏色模型或紅綠藍(lán)顏色模型，是一種加色模型，將紅（Red）、綠（Green）、藍(lán)（BLUE）三原色的色光以不同的比例相加，以產(chǎn)生多種多樣的色光。RGB顏色模型的主要目的是在電子系統(tǒng)中檢測(cè)
標(biāo)簽：
上傳時(shí)間：
2015-06-14
上傳用戶：lxy123
-
基礎(chǔ)教程，親測(cè)好用，寄存器級(jí)編程！希望對(duì)大家有幫助！示例中用到的芯片是STM32F103C8，BLUE pill 小板，oled 為i2c接口。
標(biāo)簽：
i2c
驅(qū)動(dòng)
oled
上傳時(shí)間：
2021-10-25
上傳用戶：
-
FPGA采樣AD9238數(shù)據(jù)并通過(guò)VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模塊型號(hào)為 AN9238，最大采樣率 65Mhz，精度為12 位。實(shí)驗(yàn)中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示出來(lái)，我們可以用更加直觀的方式觀察波形，是一個(gè)數(shù)字示波器雛形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga BLUE);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
標(biāo)簽：
fpga
ad9238
上傳時(shí)間：
2021-10-27
上傳用戶：qingfengchizhu
-
FPGA讀寫(xiě)SD卡讀取BMP圖片通過(guò)LCD顯示例程實(shí)驗(yàn) Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。1 實(shí)驗(yàn)簡(jiǎn)介在前面的實(shí)驗(yàn)中我們練習(xí)了 SD 卡讀寫(xiě)，VGA 視頻顯示等例程，本實(shí)驗(yàn)將 SD 卡里的 BMP 圖片讀出，寫(xiě)入到外部存儲(chǔ)器，再通過(guò) VGA、LCD 等顯示。本實(shí)驗(yàn)如果通過(guò)液晶屏顯示，需要有液晶屏模塊。2 實(shí)驗(yàn)原理在前面的實(shí)驗(yàn)中我們?cè)?VGA、LCD 上顯示的是彩條，是 FPGA 內(nèi)部產(chǎn)生的數(shù)據(jù)，本實(shí)驗(yàn)將彩條替換為 SD 內(nèi)的 BMP 圖片數(shù)據(jù)，但是 SD 卡讀取速度遠(yuǎn)遠(yuǎn)不能滿足顯示速度的要求，只能先寫(xiě)入外部高速 RAM，再讀出后給視頻時(shí)序模塊顯示module top( input clk, input rst_n, input key1, output [5:0] seg_sel, output [7:0] seg_data, output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga BLUE output sd_ncs, //SD card chip select (SPI mode) output sd_dclk, //SD card clock output sd_mosi, //SD card controller data output input sd_miso, //SD card controller data input output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24
標(biāo)簽：
fpga
上傳時(shí)間：
2021-10-27
上傳用戶：
-
基于NE555設(shè)計(jì)的聲音傳感器模塊ALTIUM硬件原理圖+PCB文件，2層板設(shè)計(jì)，大小為29x30mm，Altium Designer 設(shè)計(jì)的工程文件，包括原理圖及PCB文件，可以用Altium(AD)軟件打開(kāi)或修改，可作為你的產(chǎn)品設(shè)計(jì)的參考。主要器件型號(hào)列表如下：Library Component Count : 8Name Description----------------------------------------------------------------------------------------------------2N3904 NPN General Purpose AmplifierCap CapacitorComponent_1_1 Header 3H Header, 3-Pin, Right AngleLED3 Typical BLUE SiC LEDMKF 麥克風(fēng)Res 電阻Res2 Resistor
標(biāo)簽：
ne555
聲音傳感器
上傳時(shí)間：
2021-11-17
上傳用戶：
-
BTS7960大功率直流電機(jī)驅(qū)動(dòng)板ALTIUM設(shè)計(jì)硬件原理圖+PCB文件,2層板設(shè)計(jì)，大小為66*76mm, 包括完整的原理圖和PCB工程文件，可以做為你的設(shè)計(jì)參考。主要器件如下：Library Component Count : 13Name Description----------------------------------------------------------------------------------------------------CPDR 瓷片電容Component_1_1 DG 電感DJDR 電解電容Header 2 Header, 2-PinLED 發(fā)光二極管LED3 Typical BLUE SiC LEDLM2576HVT-3.3 Simple Switcher 3A Step Down Voltage RegulatorPZ_2 排針——2RES2 Res 電阻TLP521-1WY2JG 穩(wěn)壓二級(jí)管
標(biāo)簽：
bts7960
大功率
直流電機(jī)驅(qū)動(dòng)
上傳時(shí)間：
2021-11-21
上傳用戶：
-
FPGA讀取OV5640攝像頭數(shù)據(jù)并通過(guò)VGA或LCD屏顯示輸出的Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga BLUE output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
標(biāo)簽：
fpga
ov5640
攝像頭
上傳時(shí)間：
2021-12-18
上傳用戶：
-
基于FPGA設(shè)計(jì)的字符VGA LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,通過(guò)字符轉(zhuǎn)換工具將字符轉(zhuǎn)換為 8 進(jìn)制 mif 文件存放到單端口的 ROM IP 核中，再?gòu)腞OM 中把轉(zhuǎn)換后的數(shù)據(jù)讀取出來(lái)顯示到 VGA 上，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga BLUE );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
標(biāo)簽：
fpga
vga
lcd
上傳時(shí)間：
2021-12-18
上傳用戶：
-
基于FPGA設(shè)計(jì)的vga顯示測(cè)試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga BLUE );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
標(biāo)簽：
fpga
vga顯示
verilog
quartus
上傳時(shí)間：
2021-12-19
上傳用戶：kingwide
