#include <stdio.h> #include <stdlib.h> ///鏈?zhǔn)綏?nbsp; typedef struct node { int data; struct node *next; }Node,*Linklist; Linklist Createlist() { Linklist p; Linklist h; int data1; scanf("%d",&data1); if(data1 != 0) { h = (Node *)malloc(sizeof(Node)); h->data = data1; h->next = NULL; } else if(data1 == 0) return NULL; scanf("%d",&data1); while(data1 != 0) { p = (Node *)malloc(sizeof(Node)); p -> data = data1; p -> next = h; h = p; scanf("%d",&data1); } return h; } void Outputlist(Node *head) { Linklist p; p = head; while(p != NULL ) { printf("%d ",p->data); p = p->next; } printf("\n"); } void Freelist(Node *head) { Node *p; Node *q = NULL; p = head; while(p != NULL) { q = p; p = p->next; free(q); } } int main() { Node *head; head = Createlist(); Outputlist(head); Freelist(head); return 0; } 2.順序棧 [cpp] view plain copy #include <iostream> #include <stdio.h> #include <stdlib.h> ///順序棧 #define MaxSize 100 using namespace std; typedef
標(biāo)簽： 數(shù)據(jù)結(jié)構(gòu) 實(shí)驗(yàn)
上傳時(shí)間： 2018-05-09
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看到論壇中有個(gè)人用易語(yǔ)言寫了一個(gè)虛擬桌面，效果不是很理想啊，只是隱藏桌面有什么用，底下的任務(wù)欄還是一樣看的見(jiàn)，比如，QQ啊，快播啊，那些托盤程序，人家一看就知道你在干嘛了嘛，還用說(shuō)嗎？我這個(gè)虛擬桌面是連同任務(wù)欄一起隱藏，新的桌面就像剛剛開(kāi)機(jī)的一樣！！絕對(duì)贊！window7+xp通用！網(wǎng)吧破解后隱藏桌面，上班族桌面太亂隱藏桌面，宅男在家擼怕麻麻發(fā)現(xiàn)隱藏桌面，學(xué)生在電腦課玩游戲怕老師隱藏桌面！隱藏桌面工具在手，天下我手！你值得擁有，本工具也是采用易語(yǔ)言編寫，難免會(huì)報(bào)毒，請(qǐng)下載本工具的小伙伴自行殺毒，本人承諾，工具絕對(duì)無(wú)毒無(wú)后門，那種斷子絕孫的活咱這些有良心的人是不會(huì)干的。程序快捷鍵：原窗口：ctrl + ↑ 窗口一 ：ctrl + ← 窗口二：ctrl + ↓ 窗口三：ctrl + → 隱藏/顯示程序界面：Home
標(biāo)簽： 虛擬
上傳時(shí)間： 2019-01-23
上傳用戶：cf232
破解工具和全套軟件是分開(kāi)的2個(gè)鏈接，如果鏈接失效私信 各位動(dòng)動(dòng)你們金貴的手指給點(diǎn)愛(ài)心和懸賞或者幣都可以，想去影視區(qū)看看電影 adobe全套軟件 鏈接:https://pan.baidu.com/s/1AzuJxfIFWmEqcyWa8_esDg 密碼:ngmf 破解工具 鏈接:https://pan.baidu.com/s/1IqkHZ6KuiCkM9v611hB0ZQ 密碼:mbur
上傳時(shí)間： 2019-11-06
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題目描述 某人寫了n封信，同時(shí)為每一封信寫1個(gè)信封，共n個(gè)信封。如果把所有的信都裝錯(cuò)了信封，問(wèn)共有多少種？（這是組合數(shù)學(xué)中有名的錯(cuò)位問(wèn)題。著名數(shù)學(xué)家伯努利(Bernoulli)曾最先考慮此題。后來(lái)，歐拉對(duì)此題產(chǎn)生了興趣，稱此題是“組合理論的一個(gè)妙題”，獨(dú)立地解出了此題） 試編程求出完全裝錯(cuò)情形的所有方式及其總量s。例如，輸入n=3，即有3封信需要裝入信封，完全裝錯(cuò)的一種方式可以表示為312，表示第1封信裝入第3個(gè)信封，第2封信裝入第1個(gè)信封，第3封信裝入第2個(gè)信封。對(duì)于n=3，完全裝錯(cuò)的方式共有2種，分別是312和231. 輸入 輸入一個(gè)正整數(shù)n(2<=n<=6) 輸出 輸出完全裝錯(cuò)情形的所有方式以及裝錯(cuò)方式的總量s (每行輸出5種方式，一行中的相鄰兩種方式之間用1個(gè)空格隔開(kāi)。裝錯(cuò)方式輸出時(shí)，從小到大排列，見(jiàn)輸出樣例)。 樣例輸入 4 樣例輸出 2143 2341 2413 3142 3412 3421 4123 4312 4321 s=9
上傳時(shí)間： 2020-11-30
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基礎(chǔ)教程，親測(cè)好用，寄存器級(jí)編程！希望對(duì)大家有幫助！示例中用到的芯片是STM32F103C8，blue pill 小板，oled 為i2c接口。
標(biāo)簽： i2c 驅(qū)動(dòng) oled
上傳時(shí)間： 2021-10-25
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FPGA采樣AD9238數(shù)據(jù)并通過(guò)VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模塊型號(hào)為 AN9238，最大采樣率 65Mhz，精度為12 位。實(shí)驗(yàn)中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示出來(lái)，我們可以用更加直觀的方式觀察波形，是一個(gè)數(shù)字示波器雛形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上傳時(shí)間： 2021-10-27
上傳用戶：qingfengchizhu
FPGA讀寫SD卡讀取BMP圖片通過(guò)LCD顯示例程實(shí)驗(yàn) Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。1 實(shí)驗(yàn)簡(jiǎn)介在前面的實(shí)驗(yàn)中我們練習(xí)了 SD 卡讀寫，VGA 視頻顯示等例程，本實(shí)驗(yàn)將 SD 卡里的 BMP 圖片讀出，寫入到外部存儲(chǔ)器，再通過(guò) VGA、LCD 等顯示。本實(shí)驗(yàn)如果通過(guò)液晶屏顯示，需要有液晶屏模塊。2 實(shí)驗(yàn)原理在前面的實(shí)驗(yàn)中我們?cè)?VGA、LCD 上顯示的是彩條，是 FPGA 內(nèi)部產(chǎn)生的數(shù)據(jù)，本實(shí)驗(yàn)將彩條替換為 SD 內(nèi)的 BMP 圖片數(shù)據(jù)，但是 SD 卡讀取速度遠(yuǎn)遠(yuǎn)不能滿足顯示速度的要求，只能先寫入外部高速 RAM，再讀出后給視頻時(shí)序模塊顯示module top( input clk, input rst_n, input key1, output [5:0] seg_sel, output [7:0] seg_data, output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sd_ncs, //SD card chip select (SPI mode) output sd_dclk, //SD card clock output sd_mosi, //SD card controller data output input sd_miso, //SD card controller data input output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24
標(biāo)簽： fpga
上傳時(shí)間： 2021-10-27
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基于NE555設(shè)計(jì)的聲音傳感器模塊ALTIUM硬件原理圖+PCB文件，2層板設(shè)計(jì)，大小為29x30mm，Altium Designer 設(shè)計(jì)的工程文件，包括原理圖及PCB文件，可以用Altium(AD)軟件打開(kāi)或修改，可作為你的產(chǎn)品設(shè)計(jì)的參考。主要器件型號(hào)列表如下：Library Component Count : 8Name Description----------------------------------------------------------------------------------------------------2N3904 NPN General Purpose AmplifierCap CapacitorComponent_1_1 Header 3H Header, 3-Pin, Right AngleLED3 Typical BLUE SiC LEDMKF 麥克風(fēng)Res 電阻Res2 Resistor
上傳時(shí)間： 2021-11-17
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BTS7960大功率直流電機(jī)驅(qū)動(dòng)板ALTIUM設(shè)計(jì)硬件原理圖+PCB文件,2層板設(shè)計(jì)，大小為66*76mm, 包括完整的原理圖和PCB工程文件，可以做為你的設(shè)計(jì)參考。主要器件如下：Library Component Count : 13Name Description----------------------------------------------------------------------------------------------------CPDR 瓷片電容Component_1_1 DG 電感DJDR 電解電容Header 2 Header, 2-PinLED 發(fā)光二極管LED3 Typical BLUE SiC LEDLM2576HVT-3.3 Simple Switcher 3A Step Down Voltage RegulatorPZ_2 排針——2RES2 Res 電阻TLP521-1WY2JG 穩(wěn)壓二級(jí)管
標(biāo)簽： bts7960 大功率 直流電機(jī)驅(qū)動(dòng)
上傳時(shí)間： 2021-11-21
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FPGA讀取OV5640攝像頭數(shù)據(jù)并通過(guò)VGA或LCD屏顯示輸出的Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上傳時(shí)間： 2021-12-18
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