關(guān)于verilog的各個基本模塊的源代碼，如加法器，寄存器，選擇器及各個測試文件
標(biāo)簽： verilog 模塊 源代碼
上傳時間： 2014-01-01
上傳用戶：xsnjzljj
(2,1,9)卷積編解碼器，譯碼部分采用Vitebi譯碼算法，設(shè)計使用Verilog HDL語言，在Modelsim平臺下仿真通過
標(biāo)簽： 卷積 編解碼器
上傳時間： 2013-12-17
上傳用戶：hphh
就是個譯碼器，用cpld實現(xiàn)的譯碼器是verilog寫的
標(biāo)簽： 譯碼器
上傳時間： 2013-12-19
上傳用戶：as275944189
本程序為24小時計時器，穩(wěn)定無誤差。簡單好用，是Verilog HDL語言初學(xué)者的指引。
標(biāo)簽： 程序 計時器
上傳時間： 2016-11-20
上傳用戶：lizhen9880
偽隨機(jī)序列產(chǎn)生器－線性反饋移位寄存器，Verilog HDL 原代碼。
標(biāo)簽： 偽隨機(jī)序列 產(chǎn)生器 線性反饋移位寄存器
上傳時間： 2016-12-04
上傳用戶：zl5712176
偽隨機(jī)序列產(chǎn)生器－代進(jìn)位反饋移位寄存器，verilog hdl 原代碼。
標(biāo)簽： 偽隨機(jī)序列 產(chǎn)生器 進(jìn)位 反饋移位寄存器
上傳時間： 2014-09-05
上傳用戶：xymbian
偽隨機(jī)序列產(chǎn)生器－filtered 代進(jìn)位反饋移位寄存器，verilog hdl 原代碼。
標(biāo)簽： filtered 偽隨機(jī)序列 產(chǎn)生器 進(jìn)位
上傳用戶：愛死愛死
模數(shù)變換器，采用verilog hdl編寫
標(biāo)簽： 模數(shù)變換器
上傳時間： 2013-12-20
上傳用戶：bruce
Verilog的135個經(jīng)典設(shè)計實例，直流電機(jī)控制，游戲機(jī)，三態(tài)總線，加法器，鎖存器等
標(biāo)簽： Verilog 135 設(shè)計實例
上傳時間： 2013-12-09
上傳用戶：xuanchangri
一個verilog程序，寫的完善，有注釋，與其他蜂鳴器程序有較大改進(jìn)，希望對初學(xué)者有幫助
標(biāo)簽： verilog 程序
上傳用戶：wsf950131
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
<strike id="sausw"></strike>
