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Bch 編碼器 Verilog

工程機(jī)器人自主作業(yè)控制程序

工程機(jī)器人自主作業(yè)控制程序，內(nèi)含有數(shù)據(jù)采集，通信以及PID運(yùn)算等代碼。

標(biāo)簽： 工程控制程序

上傳時(shí)間： 2013-12-23

上傳用戶：66666
一個(gè)簡(jiǎn)單的RPG遊戲DEMO源碼

一個(gè)簡(jiǎn)單的RPG遊戲DEMO源碼，遊戲?qū)W院的教材里有配套說(shuō)明，非常適合初學(xué)C++編程的人參考

標(biāo)簽： DEMO RPG

上傳時(shí)間： 2017-03-19

上傳用戶：gxrui1991
一些接口電路的Verilog設(shè)計(jì)

一些接口電路的Verilog設(shè)計(jì)，主要包括IIC、PS2、矩陣鍵盤(pán)、RS232、還有一些基礎(chǔ)試驗(yàn)的源代碼如：除法器、多路選擇器、加法器、減法器、8位優(yōu)先編碼器等。

標(biāo)簽： Verilog 接口電路

上傳時(shí)間： 2013-12-21

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一位全加器

一位全加器，VERILOG實(shí)現(xiàn)，包括測(cè)試文件，測(cè)試可用，歡迎下載，共同學(xué)習(xí)

標(biāo)簽： 全加器

上傳時(shí)間： 2013-12-24

上傳用戶：410805624
通過(guò)verilog語(yǔ)言

通過(guò)verilog語(yǔ)言，驅(qū)動(dòng)無(wú)源蜂鳴器，實(shí)現(xiàn)建議電子琴的功能

標(biāo)簽： verilog 語(yǔ)言

上傳時(shí)間： 2014-12-21

上傳用戶：hanli8870
Abstract循序電路第一個(gè)應(yīng)用是拿來(lái)做計(jì)數(shù)器((筆記) 如何設(shè)計(jì)計(jì)數(shù)器? (SOC) (Verilog) (MegaCore))

Abstract循序電路第一個(gè)應(yīng)用是拿來(lái)做計(jì)數(shù)器((筆記) 如何設(shè)計(jì)計(jì)數(shù)器? (SOC) (Verilog) (MegaCore))，有了計(jì)數(shù)器的基礎(chǔ)后，就可以拿計(jì)數(shù)器來(lái)設(shè)計(jì)除頻器，最后希望能做出能除N的萬(wàn)用除頻器。

標(biāo)簽： Abstract MegaCore Verilog SOC

上傳時(shí)間： 2014-08-06

上傳用戶：牛津鞋
無(wú)線網(wǎng)卡rt73源碼

無(wú)線網(wǎng)卡rt73源碼，完整編譯即可使用，希望對(duì)大家有幫助。

標(biāo)簽： rt 73 無(wú)線

上傳時(shí)間： 2014-01-04

上傳用戶：skhlm
verilog實(shí)例

verilog實(shí)例，用verilog模塊例化方式設(shè)計(jì)一個(gè)60S的定時(shí)器。

標(biāo)簽： verilog

上傳時(shí)間： 2017-08-03

上傳用戶：lvzhr
一個(gè)verilog源代碼

一個(gè)verilog源代碼，用于譯碼器的編程。

標(biāo)簽： verilog 源代碼

上傳時(shí)間： 2014-11-26

上傳用戶：希醬大魔王
Verilog環(huán)境下的Turbo編/譯碼器實(shí)現(xiàn)

Turbo碼的verilog實(shí)現(xiàn)，可以運(yùn)行。

標(biāo)簽： verilog turbo

上傳時(shí)間： 2015-05-18

上傳用戶：HongBingli

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