手機(jī)PCB之PROTEL設(shè)計(jì)圖紙
標(biāo)簽： layout PCB pcb 手機(jī)
上傳時(shí)間： 2013-11-23
上傳用戶：boyaboy
Protel的應(yīng)用
標(biāo)簽： Protel
上傳時(shí)間： 2014-01-26
上傳用戶：cc1915
本文論述了狀態(tài)機(jī)的verilog編碼風(fēng)格,以及不同編碼風(fēng)格的優(yōu)缺點(diǎn)，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's paper alsooffers in-depth background concerning the origin of specific state machine types.This paper, "State Machine Coding Styles for Synthesis," details additional insights into statemachine design including coding style approaches and a few additional tricks.
標(biāo)簽： Synthesis Machine Coding Styles
上傳時(shí)間： 2013-10-15
上傳用戶：dancnc
本文詳細(xì)討論了VHDL語句對PLD設(shè)計(jì)的影響和設(shè)計(jì)經(jīng)驗(yàn)，經(jīng)典文章，值得仔細(xì)閱讀消化。,PLD Programming Using VHDL
標(biāo)簽： Programming Using VHDL PLD
上傳時(shí)間： 2013-11-17
上傳用戶：teddysha
本文簡單討論并總結(jié)了VHDL、Verilog，System verilog 這三中語言的各自特點(diǎn)和區(qū)別As the number of enhancements to variousHardware Description Languages (HDLs) hasincreased over the past year, so too has the complexityof determining which language is best fora particular design. Many designers and organizationsare contemplating whether they shouldswitch from one HDL to another.
標(biāo)簽： Verilog verilog System VHDL
上傳時(shí)間： 2013-10-16
上傳用戶：牛布牛
本文討論了如何設(shè)計(jì)有效的testbench，適合剛接觸testbench不久的用戶閱讀提高 （xilinx公司編寫）
標(biāo)簽： Testbenches Efficient Writing
上傳時(shí)間： 2013-10-18
上傳用戶：xiaodu1124
這篇文章討論了不同HDL代碼的編寫方式，對綜合結(jié)果的影響。閱讀本文對深入了解綜合工具和提高HDL的編寫水平有不少幫助，原文時(shí)針對Synopsys的綜合軟件論述的，但對所有綜合軟件，都有普遍的借鑒意義
標(biāo)簽： Synthesis Coding Styles Guide
上傳時(shí)間： 2014-12-23
上傳用戶：huql11633
提出了一種基于仿生小波變換和模糊推理的變步長自適應(yīng)濾波語音降噪算法。該算法首先用仿生小波變換法對包含噪聲的語音信號(hào)進(jìn)行小波分解，以分離出來的噪聲信號(hào)作為自適應(yīng)濾波器的輸入，選擇基于模糊推理變步長自適應(yīng)算法對帶噪聲語音信號(hào)進(jìn)行降噪處理，最終實(shí)現(xiàn)語音信號(hào)的信噪分離，去除語音信號(hào)中的噪聲。仿真結(jié)果表明，該方法對語音信號(hào)有較為明顯的降噪效果。
上傳時(shí)間： 2013-10-14
上傳用戶：戀天使569
為得到性能優(yōu)良、符合實(shí)際工程的鎖相環(huán)頻率合成器，提出了一種以ADI的仿真工具ADIsimPLL為基礎(chǔ)，運(yùn)用ADS（Advanced Design System 2009）軟件的快速設(shè)計(jì)方法。采用此方法設(shè)計(jì)了頻率輸出為930~960 MHz的頻率合成器。結(jié)果表明該頻率合成器的鎖定時(shí)間、相位噪聲以及相位裕度等指標(biāo)均達(dá)到了設(shè)計(jì)目標(biāo)。
標(biāo)簽： 4111 ADF 鎖相環(huán) 頻率合成器
上傳時(shí)間： 2013-12-16
上傳用戶：萍水相逢
利用電容加載傳輸線縮短理論，重新設(shè)計(jì)腔體濾波器的內(nèi)部結(jié)構(gòu)，利用T型梳狀結(jié)構(gòu)實(shí)現(xiàn)加載電容，減小腔體尺寸。仿真設(shè)計(jì)并實(shí)際加工出一個(gè)中心頻率為2.4GHz的帶通濾波器。在保持普通腔體濾波器高功率容量、小差損、高帶外抑制等優(yōu)點(diǎn)的基礎(chǔ)上有效減小濾波器體積，從而有利于其小型化應(yīng)用。
標(biāo)簽： 電容 濾波器設(shè)計(jì)
上傳時(shí)間： 2013-12-02
上傳用戶：源弋弋
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