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CPld

CPld采用CMOSEPROM、EEPROM、快閃存儲(chǔ)器和SRAM等編程技術(shù),從而構(gòu)成了高密度、高速度和低功耗的可編程邏輯器件。cPCI總線
  • altera FPGA/CPld高級(jí)篇(VHDL源代碼)

          altera FPGA/CPld高級(jí)篇(VHDL源代碼)

    標(biāo)簽: altera FPGA CPld VHDL

    上傳時(shí)間: 2014-12-28

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  • 基于Quartus II FPGA/CPld數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例(VHDL源代碼文件)

      本資料是關(guān)于基于Quartus II FPGA/CPld數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例(VHDL源代碼文件),需要的可以自己下載。

    標(biāo)簽: Quartus FPGA CPld VHDL

    上傳時(shí)間: 2013-10-13

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  • FPGA-CPld芯片設(shè)置方法

    FPGA-CPld芯片設(shè)置方法

    標(biāo)簽: FPGA-CPld 芯片設(shè)置

    上傳時(shí)間: 2013-10-28

    上傳用戶:whymatalab2

  • FPGA與CPld的區(qū)別概述

    FPGA與CPld區(qū)別

    標(biāo)簽: FPGA CPld

    上傳時(shí)間: 2013-11-24

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  • CPld最小系統(tǒng)原理圖

    CPld最小系統(tǒng)設(shè)計(jì)

    標(biāo)簽: CPld 最小系統(tǒng) 原理圖

    上傳時(shí)間: 2013-12-22

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  • CPld開發(fā)套件光盤說(shuō)明

    CPld開發(fā)套件光盤說(shuō)明

    標(biāo)簽: CPld 開發(fā)套件 光盤

    上傳時(shí)間: 2013-11-17

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  • FPGA/CPld與USB技術(shù)的無(wú)損圖像采集卡

    介紹了外置式USB無(wú)損圖像采集卡的設(shè)計(jì)和實(shí)現(xiàn)方案,它用于特殊場(chǎng)合的圖像處理及其相關(guān)領(lǐng)域。針對(duì)圖像傳輸?shù)奶攸c(diǎn),結(jié)合FPCA/CPld和USB技術(shù),給出了硬件實(shí)現(xiàn)框圖,同時(shí)給出了PPGA/CPld內(nèi)部時(shí)序控制圖和USB程序流程圖,結(jié)合框圖和部分程序源代碼,具體講述了課題中遇到的難點(diǎn)和相應(yīng)的解決方案。

    標(biāo)簽: FPGA CPld USB 圖像采集卡

    上傳時(shí)間: 2014-12-28

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  • 基于CPld的QDPSK調(diào)制解調(diào)電路設(shè)計(jì)

    為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式,在分析四相相對(duì)移相(QDPSK)信號(hào)調(diào)制解調(diào)原理的基礎(chǔ)上,設(shè)計(jì)了一種QDPSK調(diào)制解調(diào)電路,它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUSⅡ軟件平臺(tái)上,進(jìn)行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中,測(cè)試結(jié)果表明,調(diào)制電路能正確選相,解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致,達(dá)到了預(yù)期的設(shè)計(jì)要求。 Abstract:  In order to realize the better application of digital modulation mode QDPSK in the CDMA system, a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPld of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase,and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.

    標(biāo)簽: QDPSK CPld 調(diào)制解調(diào) 電路設(shè)計(jì)

    上傳時(shí)間: 2014-01-13

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  • CPld器件在兩相混合式步進(jìn)電動(dòng)機(jī)驅(qū)動(dòng)器中的應(yīng)用

    文章詳細(xì)介紹了一種以Xilinx 公司生產(chǎn)的CPld 器件XC9536 為核心來(lái)產(chǎn)生電機(jī)繞組參考電流, 進(jìn)而實(shí)現(xiàn)具有繞組電流補(bǔ)償功能的兩相混合式步進(jìn)電動(dòng)機(jī)10 細(xì)分和50 細(xì)分運(yùn)行方式的方法。實(shí)踐證明, 該方法可以有效地提高兩相混合式步進(jìn)電動(dòng)機(jī)系統(tǒng)的運(yùn)行效果。

    標(biāo)簽: CPld 器件 中的應(yīng)用 步進(jìn)電動(dòng)

    上傳時(shí)間: 2013-11-15

    上傳用戶:lnnn30

  • 基于CPld器件的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法

    摘要:介紹了一種利用CPld芯片設(shè)計(jì)的數(shù)字鐘電路,該系統(tǒng)采用自頂向下的層次模塊化 設(shè)計(jì)手段構(gòu)建電路,代表了BDA的發(fā)展趨勢(shì)。文中結(jié)合實(shí)例詳盡介紹了原理圖設(shè)計(jì)輸入方 式以及設(shè)計(jì)過程。    

    標(biāo)簽: CPld 器件 數(shù)字系統(tǒng) 設(shè)計(jì)方法

    上傳時(shí)間: 2013-11-12

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