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  • ALTERA公司器件介紹匯總

    　　本資料是關(guān)于Altera公司基本器件的主要介紹（主要特性、優(yōu)勢、適用配置器件、型號、引腳、下載電纜、軟件等） 　　目 錄 　　1、 MAX7000系列器件 　　2、 MAX3000A系列器件 　　3、 MAX II 系列器件 　　4、 Cyclone系列器件 　　5、 Cyclone II系列器件 　　6、 Stratix系列器件 　　7、 Stratix GX系列器件 　　8、 Stratix II系列器件 　　9、 HardCopy II結(jié)構(gòu)化ASIC 　　10、其它系列器件 　　11、配置器件 　　12、下載電纜 　　13、開發(fā)軟件 　　14、IP CORE 　　15、Nios II嵌入式處理器 　　16、ALTERA開發(fā)板 　　17、ALTERA電源選擇

    標(biāo)簽： ALTERA 器件

    上傳時(shí)間： 2013-10-16

    上傳用戶：文993

  • 基于FPGA的實(shí)時(shí)視頻信號處理平臺(tái)的設(shè)計(jì)

    提出一種基于FPGA的實(shí)時(shí)視頻信號處理平臺(tái)的設(shè)計(jì)方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲(chǔ)器作為幀緩存且通過時(shí)序控制器進(jìn)行幀率提高，最后通過VGA控制模塊對圖像信號進(jìn)行像素放大并在VGA顯示器上實(shí)時(shí)顯示。整個(gè)設(shè)計(jì)使用Verilog HDL語言實(shí)現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進(jìn)行了驗(yàn)證。

    標(biāo)簽： FPGA 實(shí)時(shí)視頻 信號處理平臺(tái)

    上傳時(shí)間： 2013-11-10

    上傳用戶：sjb555

  • Stratix V FPGA 28 nm創(chuàng)新技術(shù)超越摩爾定律

    　　本白皮書介紹 Stratix V FPGA 是怎樣幫助用戶提高帶寬同時(shí)保持其成本和功耗預(yù)算不變。在工藝方法基礎(chǔ)上，Altera 利用 FPGA 創(chuàng)新技術(shù)超越了摩爾定律，滿足更大的帶寬要求，以及成本和功耗預(yù)算。Altera Stratix ® V FPGA 通過 28-Gbps 高功效收發(fā)器突破了帶寬限制，支持用戶使用嵌入式 HardCopy ®模塊將更多的設(shè)計(jì)集成到單片F(xiàn)PGA中，部分重新配置功能還提高了靈活性。

    標(biāo)簽： Stratix FPGA 28 創(chuàng)新技術(shù)

    上傳時(shí)間： 2013-10-30

    上傳用戶：luke5347

  • 基于FPGA的數(shù)字穩(wěn)定校正單元的實(shí)現(xiàn)

    　　為了實(shí)現(xiàn)對非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的DSU方法可以提高程序的執(zhí)行效率和系統(tǒng)的實(shí)時(shí)性，可實(shí)現(xiàn)非相參雷達(dá)的相參化功能。

    標(biāo)簽： FPGA 數(shù)字穩(wěn)定校正

    上傳時(shí)間： 2013-10-14

    上傳用戶：603100257

  • 四大FPGA供應(yīng)商專家談FPGA設(shè)計(jì)訣竅

    　Actel、Altera、Lattice Semiconductor和Xilinx是目前業(yè)界最主要的四大FPGA供應(yīng)商，為了 幫助中國的應(yīng)用開發(fā)工程師更深入地了解FPGA的具體設(shè)計(jì)訣竅，我們特別邀請到了Altera系統(tǒng)應(yīng)用 工程部總監(jiān)Greg Steinke、Xilinx綜合方法經(jīng)理Frederic Rivoallon、Xilinx高級技術(shù)市場工程師 Philippe Garrault、Xilinx產(chǎn)品應(yīng)用工程部高級經(jīng)理Chris Stinson、Xilinx IP解決方案工程部總 監(jiān)Mike Frasier、Lattice Semiconductor應(yīng)用工程部總監(jiān)Bertrand Leigh和軟件產(chǎn)品規(guī)劃經(jīng)理Mike Kendrick、Actel公司硅產(chǎn)品市場總監(jiān)Martin Mason和應(yīng)用高級經(jīng)理Jonathan Alexander為大家傳經(jīng) 授道。 他們將就一系列大家非常關(guān)心的關(guān)鍵設(shè)計(jì)問題發(fā)表他們的獨(dú)到見解，包括：什么是目前FPGA應(yīng)用工 程師面對的最主要設(shè)計(jì)問題？如何解決？當(dāng)開始一個(gè)新的FPGA設(shè)計(jì)時(shí)，你們會(huì)推薦客戶采用什么樣 的流程？對于I/O信號分布的處理，你們有什么建議可以提供 給客戶？如果你的客戶準(zhǔn)備移植到另外一個(gè)FPGA、ASIC和結(jié)構(gòu)化ASIC之間進(jìn)行抉擇？(下)">結(jié)構(gòu)化 ASIC或ASIC，你會(huì)建議你的客戶如何做？

    標(biāo)簽： FPGA 商 家

    上傳時(shí)間： 2013-11-09

    上傳用戶：xinshou123456

  • fpga開發(fā)板電路圖

    fpga開發(fā)板電路圖有10多種fpga開發(fā)板電路圖，供下載。 Cyclone II EP2C20 原理圖.pdf

    標(biāo)簽： fpga 開發(fā)板 電路圖

    上傳時(shí)間： 2014-05-25

    上傳用戶：smallfish

  • 基于FPGA的DDS IP核設(shè)計(jì)方案

    以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號源的硬件開發(fā)平臺(tái)，達(dá)到既簡化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

    標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案

    上傳時(shí)間： 2013-11-06

    上傳用戶：songkun

  • 基于CycloneIII構(gòu)成的RS編碼系統(tǒng)

    本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構(gòu)成了R-S（255，223）編碼系統(tǒng)；利用Quartus II 9.0作為硬件仿真平臺(tái)，用硬件描述語言Verilog_HDL實(shí)現(xiàn)編程，并且通過JTAG接口與EP3C10連接。R-S（Reed-Solomon）碼是一類糾錯(cuò)能力很強(qiáng)的特殊的非二進(jìn)制BCH碼，能應(yīng)對隨機(jī)性和突發(fā)性錯(cuò)誤，廣泛應(yīng)用于各種通信系統(tǒng)中和保密系統(tǒng)中。R-S（255，223）碼能夠檢測32字節(jié)長度和糾錯(cuò)16字節(jié)長度的連續(xù)數(shù)據(jù)錯(cuò)誤信息。

    標(biāo)簽： CycloneIII RS編碼

    上傳時(shí)間： 2013-11-07

    上傳用戶：exxxds

  • FPGA電子課件_共8課

    學(xué)習(xí)FPGA的課件，內(nèi)容含有軟件的介紹，Altera和Xilinx芯片的介紹，以及VHDL的編程風(fēng)格。和一些實(shí)例講解。

    標(biāo)簽： FPGA 電子課件

    上傳時(shí)間： 2013-10-15

    上傳用戶：xmsmh

  • 基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

    設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.

    標(biāo)簽： FPGA 精度 浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

    上傳時(shí)間： 2013-10-09

    上傳用戶：xjy441694216

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