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DDS技術(shù)

能完全模擬DDS芯片的工作

能完全模擬DDS芯片的工作，在CPLD的輸出引腳后接上相應(yīng)的D/A轉(zhuǎn)換芯片并接上低通濾波器，將得到非常好的正旋波

標(biāo)簽： DDS 模擬芯片

上傳時(shí)間： 2013-08-09

上傳用戶：3294322651
利用FPGA實(shí)現(xiàn)DDS經(jīng)過(guò)編譯沒(méi)有錯(cuò)誤。編譯環(huán)境為QuartusII7.2

利用FPGA實(shí)現(xiàn)DDS經(jīng)過(guò)編譯沒(méi)有錯(cuò)誤。編譯環(huán)境為QuartusII7.2，該環(huán)境集成了IP核，可以提高開(kāi)發(fā)效率。

標(biāo)簽： QuartusII FPGA DDS 7.2

上傳時(shí)間： 2013-08-10

上傳用戶：zhuyibin
利用FPGA實(shí)現(xiàn)的DDS

利用FPGA實(shí)現(xiàn)的DDS，可輸出正弦波，輸出頻率可調(diào)

標(biāo)簽： FPGA DDS

上傳時(shí)間： 2013-08-11

上傳用戶：蠢蠢66
基于FPGA的DDS信號(hào)發(fā)生器的簡(jiǎn)單實(shí)現(xiàn)

基于FPGA的DDS信號(hào)發(fā)生器的簡(jiǎn)單實(shí)現(xiàn)。這種方法簡(jiǎn)單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，非常適合快速跳頻通信的要求。 DDS（直接數(shù)字合成）是近年來(lái)迅速發(fā)展起來(lái)的一種新的頻率合成方法。

標(biāo)簽： FPGA DDS 信號(hào)發(fā)生器

上傳時(shí)間： 2013-08-13

上傳用戶：zl5712176
數(shù)字頻率合成 (DDS) 技術(shù)的基本原理

摘要：介紹了直接數(shù)字頻率合成 (DDS) 技術(shù)的基本原理，給出了基于Altera公司FPGA器件的一個(gè)三相正弦信號(hào)發(fā)生器的設(shè)計(jì)方案，同時(shí)給出了其軟件程序和仿真結(jié)果。仿真結(jié)果表明：該方法生成的三相正弦信號(hào)具有對(duì)稱性好、波形失真小、頻率精度高等優(yōu)點(diǎn)，且輸出頻率可調(diào)。\r\n關(guān)鍵詞：直接數(shù)字頻率合成；現(xiàn)場(chǎng)可編程門(mén)陣列；FPGA；三相正弦信號(hào)

標(biāo)簽： DDS 數(shù)字頻率合成

上傳時(shí)間： 2013-08-14

上傳用戶：kernor
verilog編寫(xiě)基于fpga的DDS實(shí)現(xiàn)

verilog編寫(xiě)基于fpga的DDS實(shí)現(xiàn)

標(biāo)簽： verilog fpga DDS 編寫(xiě)

上傳時(shí)間： 2013-08-19

上傳用戶：neu_liyan
基于FPGA的DDS和周期合成技術(shù)在EIS中的應(yīng)用,caj格式

基于FPGA的DDS和周期合成技術(shù)在EIS中的應(yīng)用,caj格式

標(biāo)簽： FPGA DDS EIS caj

上傳時(shí)間： 2013-08-26

上傳用戶：lhll918
Verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊

Verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測(cè)量的數(shù)據(jù)通過(guò)引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。

標(biāo)簽： Verilog DDS 正弦信號(hào)發(fā)生器模塊

上傳時(shí)間： 2013-08-28

上傳用戶：asdfasdfd
基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計(jì)

基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計(jì) 通信中的DDS技術(shù)應(yīng)用

標(biāo)簽： FPGA DDS MSK 數(shù)字調(diào)制

上傳時(shí)間： 2013-08-29

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dds設(shè)計(jì)，生成多種波形，Verilog語(yǔ)言

dds設(shè)計(jì)，花了一個(gè)星期做的,verilog寫(xiě)的，可生成多種波形，頻率范圍可上M,性能不錯(cuò)。

標(biāo)簽： Verilog dds 波形語(yǔ)言

上傳時(shí)間： 2013-08-30

上傳用戶：wentianyou

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