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DP標(biāo)準(zhǔn)

  • 51單片機驅動步進電機(含電路圖和C語言源程序代碼)

    51單片機驅動步進電機(含電路圖和源程序代碼) 源程序:stepper.c stepper.hex /* * STEPPER.C * sweeping stepper's rotor cw and cww 400 steps * Copyright (c) 1999 by W.Sirichote */ #i nclude c:\mc5151io.h /* include i/o header file */ #i nclude c:\mc5151reg.h register unsigned char j,flag1,temp; register unsigned int cw_n,ccw_n; unsigned char step[8]={0x80,0xc0,0x40,0x60,0x20,0x30,0x10,0x90} #define n 400 /* flag1 mask byte 0x01 run cw() 0x02 run ccw() */

    標簽: 51單片機 驅動 步進電機 C語言

    上傳時間: 2013-11-09

    上傳用戶:釣鰲牧馬

  • 數字陷波器的設計

    陷波器是無限沖擊響應(IIR)數字濾波器,該濾波器可以用以下常系數線性差分方程表示:ΣΣ==−−−=MiNiiiinybinxany01)()()( (1)式中: x(n)和y(n)分別為輸人和輸出信號序列;和為濾波器系數。 iaib對式(1)兩邊進行z變換,得到數字濾波器的傳遞函數為: ΠΠΣΣ===−=−−−==NiiMiiNiiiMiiipzzzzbzazH1100)()()( (2)式中:和分別為傳遞函數的零點和極點。 izip由傳遞函數的零點和極點可以大致繪出頻率響應圖。在零點處,頻率響應出現極小值;在極點處,頻率響應出現極大值。因此可以根據所需頻率響應配置零點和極點,然后反向設計帶陷數字濾波器。考慮一種特殊情況,若零點在第1象限單位圓上,極點在單位圓內靠近零點的徑向上。為了防止濾波器系數出現復數,必須在z平面第4象限對稱位置配置相應的共軛零點、共軛極點。 izip∗iz∗ip這樣零點、極點配置的濾波器稱為單一頻率陷波器,在頻率ωo處出現凹陷。而把極點設置在零的的徑向上距圓點的距離為l-μ處,陷波器的傳遞函數為: ))1()()1(())(()(2121zzzzzzzzzHμμ−−−−−−= (3)式(3)中μ越小,極點越靠近單位圓,則頻率響應曲線凹陷越深,凹陷的寬度也越窄。當需要消除窄帶干擾而不能對其他頻率有衰減時,陷波器是一種去除窄帶干擾的理想數字濾波器。當要對幾個頻率同時進行帶陷濾波時,可以按(2)式把幾個單獨頻率的帶陷濾波器(3)式串接在一起。一個例子:設有一個輸入,它

    標簽: 數字 陷波器

    上傳時間: 2013-10-18

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  • XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接

    XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接  The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems

    標簽: XAPP FPGA Bank 520

    上傳時間: 2013-11-19

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  • 采用高速串行收發器Rocket I/O實現數據率為2.5 G

    摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

    標簽: Rocket 2.5 高速串行 收發器

    上傳時間: 2013-11-06

    上傳用戶:smallfish

  • DP-51+開發工具上程序運行及BANK原理

    本篇文章主要講述8051器件中程序地址指針的運行原理和方式,并介紹了廣州致遠電子有限公司的DP-51+開發工具中程序的運行方式及如何利用代碼分頁來實現超過64KB代碼空間的地址空間擴展。希望讀者可以通過在DP-51+及其DP系列開發工具上的實驗,理解8051系列單片機程序的運行原理,尤其是許多初級讀者十分頭疼的代碼分頁實現方式。

    標簽: BANK DP 51 開發工具

    上傳時間: 2013-11-04

    上傳用戶:wli25203

  • 應用于MIMO系統的天線選擇新算法

      提出一種在接收端結合最大比合并的發送天線選擇新算法。該算法中,發送端從N個可用天線中選擇信道增益最佳的L個天線,而接收端不進行天線選擇并進行最大比合并(MRC)。并對該算法在準靜態瑞利衰落信道的成對差錯(PEP)性能進行了深入地分析。理論分析和仿真試驗證明。盡管發送端天線選擇對MIMO系統的分級階數會造成一定程度的損傷,但同不進行天線選擇O‘M)相比,應用該算法仍能獲得較大的分級增益,并能明顯提高相同頻譜效率和相同分集階效條件下空時碼的性能。

    標簽: MIMO 應用于 天線

    上傳時間: 2013-10-11

    上傳用戶:a296386173

  • 第14章源代碼控制

    當許多編程人員從事這項工作但又不使用源代碼管理工具時,源代碼管理幾乎不可能進行。Visual SourceSafe是Visual Basic的企業版配備的一個工具,不過這個工具目的是為了保留一個內部應用版本,不向公眾發布(應當說明的是,M i c r o s o f t并沒有開發Visual SourceSafe,它是M i c r o s o f t公司買來的) 。雖然Visual SourceSafe有幫助文本可供參考,但該程序的一般運行情況和在生產環境中安裝 Visual SourceSafe的進程都沒有詳細的文字說明。另外,Visual SourceSafe像大多數M i c r o s o f t應用程序那樣經過了很好的修飾,它包含的許多功能特征和物理特征都不符合 Microsoft Wi n d o w s應用程序的標準。例如,Visual SourceSafe的三個組件之一(Visual SourceSafe Administrator)甚至連F i l e菜單都沒有。另外,許多程序的菜單項不是放在最合適的菜單上。在程序開發環境中實現Visual SourceSafe時存在的復雜性,加上它的非標準化外觀和文檔資料的不充分,使得許多人無法實現和使用 Visual SourceSafe。許多人甚至沒有試用 Vi s u a l  S o u r c e S a f e的勇氣。我知道許多高水平技術人員無法啟動Visual SourceSafe并使之運行,其中有一位是管理控制系統項目師。盡管如此,Visual SourceSafe仍然不失為一個很好的工具,如果你花點時間將它安裝在你的小組工作環境中,你一定會為此而感到非常高興。在本章中我并不是為你提供一些指導原則來幫助你創建更好的代碼,我的目的是告訴你如何使用工具來大幅度減少管理大型項目和開發小組所需的資源量,這個工具能夠很容易處理在沒有某種集成式解決方案情況下幾乎無法處理的各種問題。

    標簽: 源代碼 控制

    上傳時間: 2013-10-24

    上傳用戶:lgd57115700

  • XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接

    XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接  The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems

    標簽: XAPP FPGA Bank 520

    上傳時間: 2013-11-06

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  • 采用高速串行收發器Rocket I/O實現數據率為2.5 G

    摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

    標簽: Rocket 2.5 高速串行 收發器

    上傳時間: 2013-10-13

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  • 磁芯電感器的諧波失真分析

    磁芯電感器的諧波失真分析 摘  要:簡述了改進鐵氧體軟磁材料比損耗系數和磁滯常數ηB,從而降低總諧波失真THD的歷史過程,分析了諸多因數對諧波測量的影響,提出了磁心性能的調控方向。 關鍵詞:比損耗系數, 磁滯常數ηB ,直流偏置特性DC-Bias,總諧波失真THD  Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033   Abstract:    Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward.  Key words: ratio loss coefficient,hysteresis constant,DC-Bias,THD  近年來,變壓器生產廠家和軟磁鐵氧體生產廠家,在電感器和變壓器產品的總諧波失真指標控制上,進行了深入的探討和廣泛的合作,逐步弄清了一些似是而非的問題。從工藝技術上采取了不少有效措施,促進了質量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。  一、 歷史回顧 總諧波失真(Total harmonic distortion) ,簡稱THD,并不是什么新的概念,早在幾十年前的載波通信技術中就已有嚴格要求<1>。1978年郵電部公布的標準YD/Z17-78“載波用鐵氧體罐形磁心”中,規定了高μQ材料制作的無中心柱配對罐形磁心詳細的測試電路和方法。如圖一電路所示,利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產生的非線性失真。這種相對比較的實用方法,專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報、電話設備的遙測振蕩器和線路放大器系統,其非線性失真有很嚴格的要求。  圖中  ZD   —— QF867 型阻容式載頻振蕩器,輸出阻抗 150Ω, Ld47 —— 47KHz 低通濾波器,阻抗 150Ω,阻帶衰耗大于61dB,       Lg88 ——并聯高低通濾波器,阻抗 150Ω,三次諧波衰耗大于61dB Ld88 ——并聯高低通濾波器,阻抗 150Ω,三次諧波衰耗大于61dB FD   —— 30~50KHz 放大器, 阻抗 150Ω, 增益不小于 43 dB,三次諧波衰耗b3(0)≥91 dB, DP  —— Qp373 選頻電平表,輸入高阻抗, L ——被測無心罐形磁心及線圈, C  ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時,所配用線圈應用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝, (線架為一格) , 其空心電感值為 318μH(誤差1%) 被測磁心配對安裝好后,先調節振蕩器頻率為 36.6~40KHz,  使輸出電平值為+17.4 dB, 即選頻表在 22′端子測得的主波電平 (P2)為+17.4 dB,然后在33′端子處測得輸出的三次諧波電平(P3), 則三次諧波衰耗值為:b3(+2)= P2+S+ P3 式中:S 為放大器增益dB 從以往的資料引證, 就可以發現諧波失真的測量是一項很精細的工作,其中測量系統的高、低通濾波器,信號源和放大器本身的三次諧波衰耗控制很嚴,阻抗必須匹配,薄膜電容器的非線性也有相應要求。濾波器的電感全由不帶任何磁介質的大空心線圈繞成,以保證本身的“潔凈” ,不至于造成對磁心分選的誤判。 為了滿足多路通信整機的小型化和穩定性要求, 必須生產低損耗高穩定磁心。上世紀 70 年代初,1409 所和四機部、郵電部各廠,從工藝上改變了推板空氣窯燒結,出窯后經真空罐冷卻的落后方式,改用真空爐,并控制燒結、冷卻氣氛。技術上采用共沉淀法攻關試制出了μQ乘積 60 萬和 100 萬的低損耗高穩定材料,在此基礎上,還實現了高μ7000~10000材料的突破,從而大大縮短了與國外企業的技術差異。當時正處于通信技術由FDM(頻率劃分調制)向PCM(脈沖編碼調制) 轉換時期, 日本人明石雅夫發表了μQ乘積125 萬為 0.8×10 ,100KHz)的超優鐵氧體材料<3>,其磁滯系數降為優鐵

    標簽: 磁芯 電感器 諧波失真

    上傳時間: 2013-12-15

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