Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-12-17
上傳用戶：debuchangshi
uCLinux默認的根文件系統是romfs，由于romfs是一個只讀的文件系統，當你的嵌入式設備動態的修改了一些文件，它無法保存。JFFS而可以動態的把DRAM中的數據燒入Flash中，此文件是實現他的一個MTD文件
上傳時間： 2013-12-24
上傳用戶：tedo811
FPGA內嵌的BRAM資源很少，此代碼為DRAM代碼風格，可以極大程度上減少FPGA內嵌資源的消耗。txt文檔中含源代碼，直接粘成vhdl即可
上傳時間： 2015-11-29
上傳用戶：asddsd
通過環路串口判斷串行通信電平轉換芯片功能是否正常，并通過讀寫DRAM 判斷硬件。
上傳時間： 2014-01-16
上傳用戶：frank1234
The main MIPS processor of SMP8630 comes with a JTAG interface, allowing: access to caches and data bus (DRAM) with a bandwidth of about 200kbit/s examining the processor state whatever the execution mode (monice) connecting to monice using mdi-server and using a gdb client on the processor to step and break accurately whatever the execution mode running semi-hosted applications fl ash write tool memory testing (MT command) real-time traces: has not been built in CPU (Config3_TL=0) and only supported by MajicPLUS probes (maybe built into emulator?)
標簽： interface processor allowing access
上傳時間： 2013-12-19
上傳用戶：youke111
管腳號 管腳名稱 LEVER 管腳功能描述 1 VSS 0V 電源地 2 VDD 5.0V 電源電壓 3 VEE 5.0V~(-13V) 液晶顯示器驅動電壓 4 D/I H/L D/I=“H”,表示DB7~DB0為顯示數據 D/I=“L”,表示DB7~DB0為顯示指令數據 5 R/W H/L R/W=“H”,E=“H”,數據被讀到DB7~DB0 R/W=“L”,E=“H→L”, DB7~DB0的數據被寫到IR或DR 6 E H/L 使能信號：R/W=“L”,E信號下降沿鎖存DB7~DB0 R/W=“H”,E=“H” DRAM數據讀到DB7~DB0 7 DB0 H/L 數據線 8 DB1 H/L 數據線 9 DB2 H/L 數據線 10 DB3 H/L 數據線 11 DB4 H/L 數據線 12 DB5 H/L 數據線 13 DB6 H/L 數據線 14 DB7 H/L 數據線 15 CS1 L （19264A) 選擇IC1,即（左）64列 16 RESET L 復位控制信號，RST=0有效 17 CS2 L （19264A) 選擇IC2,即（中）64列 18 CS3 L （19264A) 選擇IC3,即（右）64列 19 V0 -9V Negative Voltage for LCD driving 20 LED+ +5.0V The LED supply
上傳時間： 2014-01-01
上傳用戶：541657925
1．在訂單數據庫orderDB中，完成如下的查詢： （1）用子查詢查詢員工“張小娟”所做的訂單信息。 （2）查詢沒有訂購商品的且在北京地區的客戶編號，客戶名稱和郵政編碼，并按郵政編碼降序排序。 （3）查詢訂購了“32M DRAM”商品的訂單編號，訂貨數量和訂貨單價。 （4）查詢與員工編號“E2008005”在同一個部門的員工編號，姓名，性別，所屬部門。 （5）查詢既訂購了P20050001商品，又訂購了P20070002商品的客戶編號，訂單編號和訂單金額 （6）查詢沒有訂購“52倍速光驅”或“17寸顯示器”的客戶編號，客戶名稱。 （7）查詢訂單金額最高的訂單編號，客戶姓名，銷售員名稱和相應的訂單金額。 （8）查詢訂購了“52倍速光驅”商品的訂購數量，訂購平均價和訂購總金額。 （9）查詢訂購了“52倍速光驅”商品且訂貨數量界于2~4之間的訂單編號，訂貨數量和訂貨金額。 （10）在訂單主表中查詢每個業務員的訂單數量 （11）統計在業務科工作且在1973年或1967年出生的員工人數和平均工資。 （12）在訂單明細表中統計每種商品的銷售數量和金額，并按銷售金額的升序排序輸出。 （13）統計客戶號為“C20050001”的客戶的訂單數，訂貨總額和平均訂貨金額 （14）統計每個客戶的訂單數，訂貨總額和平均訂貨金額。 （15）查詢訂單中至少包含3種（含3種）以上商品的訂單編號及訂購次數，且訂購的商品數量在3件（含3件）以上。
上傳時間： 2019-05-24
上傳用戶：kk開開
基于FPGA設計的sDRAM讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，DRAM選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數據寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sDRAM_clk, //sDRAM clockoutput sDRAM_cke, //sDRAM clock enableoutput sDRAM_cs_n, //sDRAM chip selectoutput sDRAM_we_n, //sDRAM write enableoutput sDRAM_cas_n, //sDRAM column address strobeoutput sDRAM_ras_n, //sDRAM row address strobeoutput[1:0] sDRAM_dqm, //sDRAM data enable output[1:0] sDRAM_ba, //sDRAM bank addressoutput[12:0] sDRAM_addr, //sDRAM addressinout[15:0] sDRAM_dq //sDRAM data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標簽： fpga sDRAM verilog quartus
上傳時間： 2021-12-18
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1. Scope ......................................................................................................................................................................... 12. DDR4 SDRAM Package Pinout and Addressing ....................................................................................................... 22.1 DDR4 SDRAM Row for X4,X8 and X16 ................................................................................................................22.2 DDR4 SDRAM Ball Pitch........................................................................................................................................22.3 DDR4 SDRAM Columns for X4,X8 and X16 ..........................................................................................................22.4 DDR4 SDRAM X4/8 Ballout using MO-207......................................................................................................... 22.5 DDR4 SDRAM X16 Ballout using MO-207.............................................................................................................32.6 Pinout Description ..................................................................................................................................................52.7 DDR4 SDRAM Addressing.....................................................................................................................................73. Functional Description ...............................................................................................................................................83.1 Simplified State Diagram ....................................................................................................................................83.2 Basic Functionality..................................................................................................................................................93.3 RESET and Initialization Procedure .....................................................................................................................103.3.1 Power-up Initialization Sequence .............................................................................................................103.3.2 Reset Initialization with Stable Power ......................................................................................................113.4 Register Definition ................................................................................................................................................123.4.1 Programming the mode registers .............................................................................................................123.5 Mode Register ......................................................................................................................................................134. DDR4 SDRAM Command Description and Operation ............................................................................................. 244.1 Command Truth Table ..........................................................................................................................................244.2 CKE Truth Table ...................................................................................................................................................254.3 Burst Length, Type and Order ..............................................................................................................................264.3.1 BL8 Burst order with CRC Enabled .........................................................................................................264.4 DLL-off Mode & DLL on/off Switching procedure ................................................................................................274.4.1 DLL on/off switching procedure ...............................................................................................................274.4.2 DLL “on” to DLL “off” Procedure ..............................................................................................................274.4.3 DLL “off” to DLL “on” Procedure ..............................................................................................................284.5 DLL-off Mode........................................................................................................................................................294.6 Input Clock Frequency Change ............................................................................................................................304.7 Write Leveling.......................................................................................................................................................314.7.1 DRAM setting for write leveling & DRAM termination function in that mode ............................................324.7.2 Procedure Description .............................................................................................................................334.7.3 Write Leveling Mode Exit .........................................................................................................................34
標簽： DDR4
上傳時間： 2022-01-09
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[AN225301]使用Excelon LP SPI F-RAM低功耗模式進行設計鐵電隨機存儲器（F-RAM），相對于其它類型的半導體技術而言，鐵電隨機存儲器（F-RAM）具有一些獨一無二的特性。已經確定的半導體存儲器可以分為兩類：易失性和非易失性。易失性存儲器包括靜態隨機存取存儲器（SRAM）和動態隨機存取存儲器（DRAM）以及其他類型存儲器。RAM類型存儲器易于使用，高性能，但它們有著共同的弱點：在掉電的情況下會失去所保存的數據。
上傳時間： 2022-06-25
上傳用戶：20125101110
