把flash的代碼搬移到DRAM的0xc
上傳時間： 2014-01-02
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程序主要作用是通過串口下載VxWorks到ARM Flash ROM,主要過程是初始化ARM硬件,初始化串口UART1,從串口接收VxWorks image到DRAM,初始化Flash ROM.最后將DRAM中的VxWorks寫入Flash ROM. ARM 串口與PC機串口連接,由PC機下載(download)VxWorks 到主板Flash ROM. 該程序對學習和理解ARM編程很有幫助.為了便于理解,這里我全部采用實際地址,不用宏定義. 程序語言為 ARM 匯編,具體過程參考ARM編程,具體寄存器接口定義參見ARM硬件手冊
上傳時間： 2017-01-08
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FPGAcpld結構分析 pga的EDA設計方法 fpga中的微程序設計 復雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應用和實現數字邏 一種使用fpga設計的DRAM控制器 用cpld器件實現24位同步計數器的設計
上傳時間： 2017-07-20
上傳用戶：ikemada
在國家重大科學工程HIRFL-CSR的CSR控制系統中，需要高速數據獲取和處理系統。該系統通常采用存儲器作為數據緩沖存儲。同步動態隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優勢成為最佳選擇。但是SDRAM卻具有復雜的時序，為了降低成本，所以采用目前很為流行的EDA技術，選擇可編程邏輯器件中廣泛使用的現場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設計思想實現對SDRAM控制器的設計。 論文引言部分簡單介紹了CSR控制系統，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標，其次較為詳細介紹了動態存儲器DRAM的基本時序，最后對同步動態隨機存儲器SDRAM進行詳盡論述，包括性能、特點、結構以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設計，重點介紹了具體芯片與FPGA設計技術。第五章為該SDRAM控制器在CsR控制系統中的一個經典應用，即同步事例處理器。最后對FPGA技術進行總結與展望。 本論文完整論述了控制器的設計原理和具體實現。從測試的結果來看，本控制器無論從結構上，還是軟硬件上設計均滿足了工程實際要求。
上傳時間： 2013-07-19
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在國家重大科學工程HIRFL-CSR的CSR控制系統中，需要高速數據獲取和處理系統。該系統通常采用存儲器作為數據緩沖存儲。同步動態隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優勢成為最佳選擇。但是SDRAM卻具有復雜的時序，為了降低成本，所以采用目前很為流行的EDA技術，選擇可編程邏輯器件中廣泛使用的現場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設計思想實現對SDRAM控制器的設計。 論文引言部分簡單介紹了CSR控制系統，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標，其次較為詳細介紹了動態存儲器DRAM的基本時序，最后對同步動態隨機存儲器SDRAM進行詳盡論述，包括性能、特點、結構以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設計，重點介紹了具體芯片與FPGA設計技術。第五章為該SDRAM控制器在CsR控制系統中的一個經典應用，即同步事例處理器。最后對FPGA技術進行總結與展望。 本論文完整論述了控制器的設計原理和具體實現。從測試的結果來看，本控制器無論從結構上，還是軟硬件上設計均滿足了工程實際要求。
上傳時間： 2013-07-11
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內部存儲器負責計算機系統內部數據的中轉、存儲與讀取，作為計算機系統中必不可少的三大件之一，它對計算機系統性能至關重要。內存可以說是CPU處理數據的“大倉庫”，所有經過CPU處理的指令和數據都要經過內存傳遞到電腦其他配件上，因此內存性能的好壞，直接影響到系統的穩定性和運行性能。在當今的電子系統設計中，內存被使用得越來越多，并且對內存的要求越來越高。既要求內存讀寫速度盡可能的快、容量盡可能的大，同時由于競爭的加劇以及利潤率的下降，人們希望在保持、甚至提高系統性能的同時也能降低內存產品的成本。面對這種趨勢，設計和實現大容量高速讀寫的內存顯得尤為重要。因此，近年來內存產品正經歷著從小容量到大容量、從低速到高速的不斷變化，從技術上也就有了從DRAM到SDRAM，再到DDR SDRAM及DDR2 SDRAM等的不斷演進。和普通SDRAM的接口設計相比，DDR2 SDRAM存儲器在獲得大容量和高速率的同時，對存儲器的接口設計也提出了更高的要求，其接口設計復雜度也大幅增加。一方面，由于I/O塊中的資源是有限的，數據多路分解和時鐘轉換邏輯必須在FPGA核心邏輯中實現，設計者可能不得不對接口邏輯進行手工布線以確保臨界時序。而另一方面，不得不處理好與DDR2接口有關的時序問題（包括溫度和電壓補償）。要正確的實現DDR2接口需要非常細致的工作，并在提供設計靈活性的同時確保系統性能和可靠性。 本文對通過Xilinx的Spartan3 FPGA實現DDR2內存接口的設計與實現進行了詳細闡述。通過Xilinx FPGA提供了I/O模塊和邏輯資源，從而使接口設計變得更簡單、更可靠。本設計中對I/O模塊及其他邏輯在RTL代碼中進行了配置、嚴整、執行，并正確連接到FPGA上，經過仔細仿真，然后在硬件中驗證，以確保存儲器接口系統的可靠性。
上傳時間： 2013-06-08
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FPGAcpld結構分析 pga的EDA設計方法 fpga中的微程序設計 復雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應用和實現數字邏 一種使用fpga設計的DRAM控制器 用cpld器件實現24位同步計數器的設計
上傳時間： 2013-08-10
上傳用戶：yph853211
Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-11-05
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數據傳送的控制 數據傳送涉及的3個問題1）數據的來源；2）數據的去處；3）數據本身以及如何控制數據的傳送。 DMA方式控制的數據傳送 DMA傳送方式通常用來高速傳送大批量的數據塊。如： 硬盤和軟盤I/O； 快速通信通道I/O； 多處理機和多程序數據塊傳送； 在圖像處理中，對CRT屏幕送數據； 快速數據采集； DRAM的刷新操作。 DMA傳送包括：（1）存儲單元傳送：存儲器→存儲器。（2）DMA讀傳送：存儲器→I/O設備。（3）DMA寫傳送：I/O設備→存儲器。4.1.2 DMA傳送的工作過程 1）I/O設備向DMAC發出DMA請求；2） DMAC向CPU發出總線請求；3）CPU在執行完當前指令的當前的總線周期后，向DMAC發出總線響應信號；4）CPU脫離對系統總線的控制，由DMAC接管對系統總線的控制； 為什么DMA傳送方式能實現高速傳送？DMA傳送的過程是什么樣的？畫出流程。DMA有哪些操作方式？各有什么特點。簡述DMA控制器的兩個工作狀態的特點。試設計一種在8088大模式下與8237連接的基本電路圖。并說明你的設計中8237各個端口的實際地址。DMA控制器的時序包括哪幾個狀態周期？試畫出正常讀傳輸的時序。DMAC的內部地址寄存器是16位的，如何擴展地址來訪問16MB的地址空間？
標簽： DMA
上傳時間： 2013-11-18
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存儲器技術.doc 計算機的主存儲器（Main Memory），又稱為內部存儲器，簡稱為內存。內存實質上是一組或多組具備數據輸入輸出和數據存儲功能的集成電路。內存的主要作用是用來存放計算機系統執行時所需要的數據，存放各種輸入、輸出數據和中間計算結果，以及與外部存儲器交換信息時作為緩沖用。由于CPU只能直接處理內存中的數據 ，所以內存是計算機系統中不可缺少的部件。內存的品質直接關系到計算機系統的速度、穩定性和兼容性。 4.1 存儲器類型計算機內部存儲器有兩種類型，一種稱為只讀存儲器ROM（Read Only Memiry），另一種稱為隨機存儲器RAM（Random Access Memiry）。 4.1.1 只讀存儲器只讀存儲器ROM主要用于存放計算機固化的控制程序，如主板的BIOS程序、顯卡BIOS控制程序、硬盤控制程序等。ROM的典型特點是：一旦將數據寫入ROM中后，即使在斷電的情況下也能夠永久的保存數據。從使用上講，一般用戶能從ROM中讀取數據，而不能改寫其中的數據。但現在為了做一日和尚撞一天鐘于軟件或硬件程序升級，普通用戶使用所謂的閃存（Flash Memiry）也可以有條件地改變ROM中的數據。有關只讀存儲器ROM的內容將在第11章中介紹，本章主要介紹隨機存儲器。4.1.2 隨機存取存儲器隨機存取存儲器RAM的最大特點是計算機可以隨時改變RAM中的數據，并且一旦斷電，TAM中數據就會立即丟失，也就是說，RAM中的數據在斷電后是不能保留的。從用于制造隨機存取存儲器的材料上看，RAM又可分為靜態隨機存儲器SRAM（Static RAM）和動態隨機存儲器DRAM（Dymamic RAM）兩種。1. 動態隨機存儲器在DRAM中數據是以電荷的形式存儲在電容上的，充電后電容上的電壓被認為是邏輯上的“1”，而放電后的電容上的電壓被認為是邏輯上的“0”認。為了減少存儲器的引腳數，就反存儲器芯片的每個基本單元按行、列矩陣形式連接起來，使每個存儲單元位于行、列的交叉點。這樣每個存儲單元的地址做一日和尚撞一天鐘可以用位數較少的行地址和列地址兩個部分表示，在對每個單元進行讀寫操作時，就可以采用分行、列尋址方式寫入或讀出相應的數據，如圖4－1所示。 由于電容充電后，電容會緩慢放電，電容 上的電荷會逐漸
標簽： 存儲器
上傳時間： 2014-01-10
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