數字存儲器和混合信號超大規模集成電路
本書系統地介紹了數字、存儲器和混合信號VLSI系統的測試和可測試性設計。該書是根據作者多年的科研成果和教學實踐，結合國際上關注的最新研究熱點并參考大量的文獻撰寫的。全書共分三個部分。第一部分是測試基礎，介紹了測試基本概念、測試設備、測試經濟學和故障模型。第二部分是測試方法，詳細論述了組合和時序電路的測試生成、存儲器測試、基于DSP和基于模塊的模擬與混合信號測試、延遲測試和IDDQ測試等。第三部分是可測試性設計，包括掃描設計、BIST、邊界掃描測試、模擬測試總線標準和基于IP芯核的SOC（System on a chip）測試。
J T AG 接口插座與DSP芯片的距離:為了保證JTAG信號不受干擾，需
要注意兩者之間的距離不超過六英寸(15甲24厘米)，超過這個距離，就需要在中
間加緩沖芯片。本設計中使用了244作為緩沖芯片，但其原因不是由于器件之間
距離過長，而是考慮到仿真器工作在5V電壓，DSP引腳為3.3V，為了電平兼容
性而進行的電壓轉換功能。
