利用ARM處理器開發處理音頻信號的設備很多，如移動電話、MD(MiniDisc)，DVD播放器、MP3音頻譯碼器等；同樣，基于ARM處理器的網絡設備也很多，如網絡調制解調器、網絡電腦、因特網設備等。但利用ARM處理器把語音處理和網絡通信功能結合起來無疑是一種新的嘗試，它的設計成功會給網絡留言技術的開發提供一種新的思路。 本文通過一個ARM9芯片S3C2410作為處理器的嵌入式語音采集系統，詳細闡述了嵌入式系統的設計與開發過程，其中包括： 交叉編譯環境的搭建：交叉編譯環境是嵌入式開發工具的集合，搭建該環境就是在系統中編譯安裝開發工具鏈。 操作系統內核的移植：這是嵌入式開發的主要單元之一，移植內核主要是對內核進行重新配置，使它符合特定系統的需要，然后重新編譯生成可執行的內核鏡像文件。 文件系統的移植：文件系統是操作系統對數據進行管理的有效和必要的助手。移植文件系統包括制作文件系統鏡像、在Flash上為文件系統分配存儲空間以及文件系統與嵌入式操作系統的有效配合。 驅動程序的設計：驅動是操作系統與硬件溝通的橋梁，驅動設計就是編寫具體硬件的讀寫控制函數并向操作系統提供統一的接口。 本文更著重于介紹實際開發中使用的技術以及遇到的問題和解決方法。在第4章中結合語音芯片UDA1341TS闡述了語音數據的采集與處理；結合網卡控制芯片CS8900A闡述了網絡通信和網卡的驅動，以及網絡開發中遇到的問題和解決方法。
上傳時間： 2013-07-11
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數字電視技術和超大規模深亞微米的系統級芯片設計技術是當前信息產業中最受關注的兩個方向。它們的交叉就是數字電視應用中的一系列系統級芯片和超深亞微米專用集成電路。其中信道處理系統及其相關芯片更是集中了數字信號處理前向糾錯編解碼等數字電視傳輸的核心技術，成為設計和開發整個數字電視系統的關鍵之一。數字高清晰度電視(Digital HDTV)做為第三代電視標準，已成為當今世界高技術競爭的焦點，本文正是從這個交叉點上出發對DVB-H(Digital Video Broadcasting-Handheld)標準中所涉及的信道編碼和調制部分進行了研究，重點分析了信道內編碼部分的硬件優化實現。本項目完成了DVB-H傳輸系統信道編碼的FPGA硬件設計和實現，系統所有FPGA硬件電路設計采用了Veillog HDL語言編寫。同時對清華大學數字電視地面傳輸標準DMB-T(Terrestrial Digital Multimedia/TV Broadcasting)中的關鍵技術做了研究，與DVB標準中的相關技術做了對比。 本文首先對DVB．H以及COFDM的相關理論進行介紹和研究。然后針對DVB-H信道編碼調制器中的部分核心算法的FPGA設計和實現進行了詳細的研究工作，包括外編碼、內編碼(卷積刪余)、內交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調制的部分設計等。相應地對DVB-H信道解碼解調器中的部分算法的FPGA設計的研究工作做了描述，包括符號解交織和比特解交織。同時對清華大學數字電視地面傳輸標準DMB-T外接收機中頻域和時域解交織模塊的FPGA設計實現做了描述。 筆者在項目中完成的主要工作有： (1)與項目組成員合作制定系統框架，劃分模塊。 (2)對所負責的模塊，包括外編碼、內編碼(卷積刪余)、內交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調制的算法進行研究并加以優化，建立軟件仿真模型，進行FPGA設計，仿真和實現。
上傳時間： 2013-06-10
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該項目完成的是DVB-T發射機系統中OFDM調制部分的FPGA設計.DVB-T是ETSI(歐洲電信標準委員會)提出的數字地面電視廣播系統標準,在業界影響很廣.整個DVB-T發射機系統包括RS編碼,內交織,卷積編碼,外交織,星座映射,IFFT變換等主要部分.該項目組負責以FPGA為主體的硬件平臺的搭建及編碼,調制部分的FPGA軟件設計,作者完成了2k模式下IFFT變換的軟件設計.該文首先介紹了OFDM及DVB-T相關原理,然后比較分析了各種FFT算法及實現結構的復雜度,最后采取了一種Radix2
上傳時間： 2013-05-17
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數字通信系統中，在實際信道上傳輸數字信號時，由于信道傳輸特性不理想及噪聲的影響，接收端所收到的數字信號不可避免地會發生錯誤。為了減小誤碼率，提高接收質量，必須采用差錯控制編碼。對于數字視頻通信系統這類高碼率，高要求的系統，為了提供優良的圖象質量，采用差錯控制編碼尤為重要。 本文采用的DVB-T系統差錯控制技術是針對于數字視頻通信而設計的，提出了糾錯編碼結合交織技術的實現方案，即RS(204，188，8)截短碼、卷積交織、卷積碼三種技術的級聯。各技術中的參數設計為輸入的MPEG-2傳輸流(TS流)提供了便利，在編碼后可以保持傳輸流的幀結構和同步字節不改變，使接收端的同步捕獲和同步跟蹤成為可能。 本文首先簡要介紹了差錯控制技術，DVB-T系統，以及硬件實現所用到的FPGA實現方法。然后分別研究RS碼、卷積交織、卷積碼的編解碼原理，并提出了三類技術的硬件實現方案。其中，重點論述了RS碼解碼的硬件實現。將RS碼解碼分為四個模塊：伴隨式計算，BM迭代，錢搜索和錯誤值計算，分別講述每個模塊的電路設計方案并給出仿真結果。最后，將該差錯控制系統應用于一個輸出速率恒定的實際數字視頻通信系統中，按系統需要，加入了接口電路和速率控制的設計。
上傳時間： 2013-04-24
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本論文討論的是如何對符合DVB-T標準的數字圖像無線監控系統中的MPEG2圖像實現底層硬件的實時加/解密.數字圖像無線監控系統是某公司研發的符合DVB-T標準的實時圖像語音無線傳輸系統,通過對實時采集的圖像等信息的發射與接收實現對遠程現場的無線監控.為了保證圖像數據在傳輸中的保密性,設計了基于FPGA的實時MPEG2圖像加/解密系統.該系統由加/解密算法模塊和密鑰管理模塊組成.加/解密算法模塊完成發射機及接收機中的實時數據流的加/解密,該模塊是基于FPGA的,采用美國國家標準DES(Dara Encryption Standard)算法,實現了對MPEG2 TS流的硬件加/解密.密鑰管理模塊完成加/解密模塊的密鑰產生、管理、控制、輸入等功能.本論文首先介紹了密碼學的基本知識及幾種典型的加密體制和算法.接著介紹了DVB-T數字廣播標準和數字圖像無線監控系統的原理和系統結構.然后對圖像加解密器的系統設計原理及實現做了詳細介紹.在此基礎上,介紹了FPGA中的加密算法的仿真及實現和密鑰管理模塊的實現.最后介紹了系統的硬件電路和整個系統的軟硬件調試.本人的工作主要包括:1.查閱資料,了解密碼學及DVB系統相關領域知識.2.根據項目要求設計基于FPGA的實時MPEG2圖像加/解密系統方案.3.基于FPGA完成MPEG2圖像的底層硬件加密及解密邏輯程序設計,并設計各個控制程序和驅動.4.設計系統原理圖及電路板,完成系統的軟硬件調試和與全系統的聯調.
上傳時間： 2013-06-30
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本文首先分析數字圖像壓縮技術的實際應用情況，相關的DVB技術標準和測試標準ETR290，進而提出了一個可適用于實際工作環境的語義分析模型框架；并在FPGA開發環境ISE中按照這個語義分析模型框架構造了一個具體的VHDL模型；同時利用工具軟件Synplify和modelsim完成軟件功能和時序仿真；然后設計相應的硬件測試平臺來驗證模塊功能。針對數字圖像技術實際應用環境的特點，本文提出了一種構建在嵌入式硬件平臺上的分析模塊，可實時分析MPEG-2傳輸流語法。通過連接TCP/IP網絡可實現24小時/7天長時間工作。模塊化的設計，使其可以安裝于各種設備或實際應用環境中的各關鍵節點，通過網絡傳輸到統一的服務器；同時該模塊可設置成不同的硬件觸發模式，使之成為故障傳感器。因此，該模塊適用于工程開通、快速故障監測、長時間監控等。通過與市場上專業測試設備性能進行比較，在測試精確性方面不占優勢，但在達到一定數量級的測試精度后，其廉價、簡易和無需維護的特點將呈現巨大的優勢。
上傳時間： 2013-04-24
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嵌入式系統的開發已成為新的行業熱點，將嵌入式應用于工業控制類產品中，并開發出優秀的人機交互界面，是嵌入式發展的趨勢，擁有廣闊的市場前景。近年來的市場需求顯示越來越多的嵌入式系統包括PDA、機頂盒、DVD/VCD播放機、WAP手機等均要求提供一個方便簡潔的可視化操作界面，而這些都要求有一個高性能穩定可靠的GUI(GraphicalUser Interface)來提供支持。友好的圖形人機界面為嵌入式系統的人機交互提供豐富的圖形圖像信息、直觀的表達方式。嵌入式GUI作為人機界面的軟件系統，具有簡潔、美觀、方便好用且更具人性化的特點，采用嵌入式GUI進行人機界面設計能夠提高設備開發效率、節省維護成本、豐富人機交互信息，因而，已經被越來越多的領域所采用。 本文研究設計了一種基于ARM微處理器和嵌入式實時操作系統的嵌入式GUI應用平臺的方案。以SmartARM2200開發板為硬件平臺(基于PHILIP公司的微處理LPC2210)，在ADS1.2集成開發環境下，首先對嵌入式實時操作系統μ/OS-Ⅱ的特點、移植條件、性能等方面進行應用研究，重點分析了μ/OS-Ⅱ的移植過程，給出了移植的思路，總結了移植過程中應注意的問題，提出了簡潔高效的移植方法；其次詳細講述了如何利用圖形用戶界面開發工具MiniGUI進行圖形用戶界面的開發，包括鼠標、鍵盤、菜單、繪圖等功能的實現。該嵌入式GUI應用平臺既可以滿足用戶對應用系統實時性和快速處理的要求，又能夠給用戶提供生動、直觀的圖形人機交互界面，具有廣泛的應用前景。
上傳時間： 2013-07-06
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LDPC碼以其接近Shannon極限的優異性能在編碼界引起了轟動，成為研究的熱點。隨著研究的不斷深入和技術的發展，目前，LDPC碼已經被多個通信系統定為信道編碼方案，并被應用到第二代數字視頻廣播衛星(DVB—S2)通信系統中。由于LDPC碼譯碼過程中所涉及的數據量龐大，譯碼時序控制復雜，如何實現LDPC碼譯碼器成為了人們研究的重點。 論文以基于FPGA實現LDPC碼譯碼器為研究目標，主要對譯碼算法選擇、譯碼數據量化、定點數據表示方式、譯碼算法關鍵運算單元的FPGA設計和譯碼的時序控制進行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯性能和譯碼復雜度進行比較論證，選出適合硬件實現的譯碼方案。結合通信系統，對譯碼算法進行仿真分析，確定了譯碼算法的各個參數值和譯碼量化方案。 在系統仿真分析論證的基礎之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實現了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進行了功能驗證和時序驗證，最后模擬通信系統完成了譯碼器的硬件測試。
上傳時間： 2013-04-24
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低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個，分別是結合準循環（QC，Quasi Cyclic）移位結構的單次擴展構造和類似重復累積（RA，Repeat Accumulate）碼構造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現簡單，但是吞吐量不高，且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后，結合編譯碼器綜合實現的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構造方法，以實現高吞吐量的LDPC碼收發端；并且充分利用該類碼校驗矩陣準循環移位結構的特點，結合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環移位擴展（CSEx，Cyclic Shift Expansion）實現的。在此基礎上，為了實現可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于，固定循環移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結構得以精簡；構造得到的碼字具有近似規則碼的結構，便于硬件實現；（偽）隨機生成的循環移位系數能夠提高碼字的誤碼性能，是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結構完全拋棄了RU算法中串行的前向替換（FS，Forward Substitution）模塊，同時簡化了流水線結構，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結構的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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DVB-S(Digital Video Broadcasting bv Satellite)調制器是符合DVB-S協議的數字電視前端設備之一，也滿足我國數字電視衛星廣播標準，該設備可以廣泛應用于數字電視衛星業務和相關數字電視業務。本文主要闡述了基于FPGA實現DVB-S調制器的信道編碼和調制，按功能對DVB-S信道編碼過程進行模塊分解、模塊接口定義，針對每個模塊進行工作原理分析、算法分析、HDL描述、時序仿真及FPGA實現；DVB-S調制器的核心是信道編碼和調制部分，利用FPGA在數字信號處理方面的優勢，本文重點對其中的幾個關鍵模塊，包括RS編碼、卷積交織器和卷積穿孔編碼等的實現算法進行了比較詳細的分析，并通過HDL描述和時序仿真來驗證算法正確性；對FPGA各模塊的資源進行了估計、利用Altera公司的Cyclone器件的內部鎖相環實現ASI信號的接收；最后對整機進行了測試，測試結果表明，本文設計的DVB-S調制器技術指標滿足設計要求。
上傳時間： 2013-04-24
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