管腳號 管腳名稱 LEVER 管腳功能描述
1 VSS 0V 電源地
2 VDD 5.0V 電源電壓
3 VEE 5.0V~(-13V) 液晶顯示器驅動電壓
4 D/I H/L D/I=“H”,表示DB7~DB0為顯示數據
D/I=“L”,表示DB7~DB0為顯示指令數據
5 R/W H/L R/W=“H”,E=“H”,數據被讀到DB7~DB0
R/W=“L”,E=“H→L”, DB7~DB0的數據被寫到IR或DR
6 E H/L 使能信號：R/W=“L”,E信號下降沿鎖存DB7~DB0
R/W=“H”,E=“H” Dram數據讀到DB7~DB0
7 DB0 H/L 數據線
8 DB1 H/L 數據線
9 DB2 H/L 數據線
10 DB3 H/L 數據線
11 DB4 H/L 數據線
12 DB5 H/L 數據線
13 DB6 H/L 數據線
14 DB7 H/L 數據線
15 CS1
L （19264A)
選擇IC1,即（左）64列
16 RESET L 復位控制信號，RST=0有效
17 CS2
L （19264A)
選擇IC2,即（中）64列
18 CS3
L （19264A)
選擇IC3,即（右）64列
19 V0 -9V Negative Voltage for LCD driving
20 LED+ +5.0V The LED supply
標簽：
5.0
LEVER
管腳
VSS
上傳時間：
2014-01-01
上傳用戶：541657925
基于FPGA設計的sDram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，Dram選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數據寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sDram_clk, //sDram clockoutput sDram_cke, //sDram clock enableoutput sDram_cs_n, //sDram chip selectoutput sDram_we_n, //sDram write enableoutput sDram_cas_n, //sDram column address strobeoutput sDram_ras_n, //sDram row address strobeoutput[1:0] sDram_dqm, //sDram data enable output[1:0] sDram_ba, //sDram bank addressoutput[12:0] sDram_addr, //sDram addressinout[15:0] sDram_dq //sDram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標簽：
fpga
sDram
verilog
quartus
上傳時間：
2021-12-18
上傳用戶：
