本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細闡述了GPS信號的特點，并根據(jù)GPS信號的組成特點介紹了接收機的體系結(jié)構(gòu)。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據(jù)前面的分析，提出了系統(tǒng)的實現(xiàn)方案，利用MATLAB對該系統(tǒng)進行仿真，仿真的結(jié)果充分的驗證了方案的可行性。接著，對于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設(shè)計中沒有采用ALTERA提供的IP核，獨立設(shè)計實現(xiàn)了基于FPGA的FFT處理器，并通過對一組數(shù)據(jù)在MATLAB中運算得到結(jié)果和FPGA輸出結(jié)果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現(xiàn)，通過捕獲的FPGA時序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機相近，因此該課題的研究對我國衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動作用。
上傳時間： 2013-08-06
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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語音處理、計算機和多媒體等領(lǐng)域?？焖俑盗⑷~變換(FFT)使離散傅立葉變換的運算時間縮短了幾個數(shù)量級，在數(shù)字信號處理領(lǐng)域被廣泛應(yīng)用。FFT已經(jīng)成為現(xiàn)代信號處理的重要手段之一。 現(xiàn)場可編程門陣列(FPGA)是近年來迅速發(fā)展起來的新型可編程器件。隨著它的不斷應(yīng)用和發(fā)展，也使電子設(shè)計的規(guī)模和集成度不斷提高。同時基于FPGA實現(xiàn)FFT的設(shè)計方法和思想被提出。本次設(shè)計的目的是快速傅立葉變換(FFT)的FPGA實現(xiàn)。 此文在分析了快速傅立葉算法的基礎(chǔ)上，提出了一種頻率抽取基4 FFT的FPGA設(shè)計方案，針對現(xiàn)有FFT的FPGA實現(xiàn)過程中蝶形運算需要頻繁乘以多個旋轉(zhuǎn)因子提出了改進方法，減少了旋轉(zhuǎn)因子的乘法次數(shù)和存儲空間，加快了蝶形運算的速度，設(shè)計的地址映射方法，無需運算即可得到所需數(shù)據(jù)的存放地址，并結(jié)合采用乒乓結(jié)構(gòu)和流水線方式，來提高快速傅立葉變換(FFT)FPGA實現(xiàn)的速度。描述了一片F(xiàn)PGA芯片內(nèi)完成了整個FFT處理器的電路設(shè)計，經(jīng)過模塊時序仿真和數(shù)據(jù)的驗證及測試，達到工作在50MHz時鐘頻率的設(shè)計要求。最后對后續(xù)設(shè)計做了描述，并對用FPGA實現(xiàn)FFT做了展望。
上傳時間： 2013-04-24
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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號處理技術(shù)廣泛應(yīng)用于通訊、語音處理、計算機和多媒體等領(lǐng)域?？焖俑道锶~變換FFT作為數(shù)字信號處理的核心技術(shù)之一，使離散傅里葉變換的運算時間縮短了幾個數(shù)量級。 現(xiàn)場可編程門陣列FPGA是近年來迅速發(fā)展起來的新型可編程器件。隨著它的不斷應(yīng)用，使電子設(shè)計的規(guī)模和集成度不斷提高，同時也帶來了電子系統(tǒng)設(shè)計方法和設(shè)計思想的不斷推陳出新。 本文主要研究如何利用FPGA實現(xiàn)FFT處理器，包括算法選取、算法驗證、系統(tǒng)結(jié)構(gòu)設(shè)計、各個模塊設(shè)計、FPGA實現(xiàn)和測試整個流程。設(shè)計采用基－2按時間抽取算法，以XILINX公司提供的ISE6.1為軟件平臺，利用Verilog HDL描述的方式實現(xiàn)了512點16bits復(fù)數(shù)塊浮點結(jié)構(gòu)的FFT系統(tǒng)，并以FPGA芯片VirtexⅡXC2V1000為硬件平臺，進行了仿真、綜合等工作。仿真結(jié)果表明其計算結(jié)果達到了一定的精度，運算速度可以滿足一般實時信號處理的要求。
上傳時間： 2013-04-24
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可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實時性和可嵌入性，能夠方便地實現(xiàn)系統(tǒng)的集成與功能擴展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運算速度。同時，流水線寄存器能夠寄存蝶形運算中的公共項，這樣在設(shè)計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復(fù)雜度。 為了進一步提高FFT的運算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計了一個并行乘法器。在實現(xiàn)該乘法器時，本文采用改進的布斯算法，用以減少部分積的個數(shù)。同時，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點復(fù)數(shù)FFT為例進行設(shè)計與邏輯綜合。通過設(shè)計相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計結(jié)果提出了進一步的改進方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實時性要求較高的場合具有極高的實用價值。
上傳時間： 2013-07-18
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本文主要研究基于FPGA的高速流水線工作方式的FFT實現(xiàn)。圍繞這個目標利用Xilinx公司VIRTEX_Ⅱ系列FPGA，及其提供的ISE設(shè)計工具、modelsim仿真工具、Synplify綜合工具及MATLAB，完成了流水線工作方式的FFT中基于每一階運算單元的高效復(fù)數(shù)乘法器的設(shè)計、各階控制單元的設(shè)計、數(shù)據(jù)存儲器的設(shè)計，從而完成1024點流水線工作方式的FFT，達到工作在50MHZ時鐘頻率的設(shè)計要求。
上傳時間： 2013-04-24
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本文深入研究了Nios 自定制指令的軟硬件接口，基于Altera 的IP 核FFT V2.2.0實現(xiàn)了變換長度為1024 點的高速復(fù)數(shù)FFT 算法，提出了一種在Nios 嵌入式系統(tǒng)中定制用戶FFT 算
上傳時間： 2013-04-24
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fft的 n點算法 很實用 大家要的 下載吧-fft
標簽： FFT
上傳時間： 2013-04-24
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FFT的單片機計算方法，挺好使的，要的請下，不要積分
上傳時間： 2013-07-14
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高精度電網(wǎng)功率因數(shù)測量加權(quán)插值FFT優(yōu)化算法
標簽： FFT 高精度 電網(wǎng) 功率因數(shù)
上傳時間： 2013-05-22
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DFT(離散傅立葉變換)作為將信號從時域轉(zhuǎn)換到頻域的基本運算,在各種數(shù)字信號處理中起著核心作用
上傳時間： 2013-08-04
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