題目：設計一個請求頁式存儲管理方案，并編寫模擬程序實現 具體要求： 1、產生一個需要訪問的指令地址流，為不失一般性，可以適當地（用人工指定地方法或用隨機數產生器）生成這個序列，使得 50％的指令是順序執行的。25％的指令均勻地散布在前地址部分，25％的地址是均勻地散布在后地址部分 2、 頁面淘汰算法采用 FIFO頁面淘汰算法，并且在淘汰一頁時，只將該頁在頁表中抹去。而不再判斷它是否被改寫過，也不將它寫回到輔存 3、產生一個需要訪問的指令地址流；指定合適的頁面尺寸（例如以1K或2K為1頁；指定內存頁表的最大長度，并對頁表進行初始化 4、每訪問一個地址時，首先要計算該地址所在的頁的頁號，然后查頁表，判斷該頁是否在主存。如果該頁已在主存，則打印頁表情況；如果該頁不在主存且頁表未滿，則調入一頁并打印頁表情況；如果該頁不在主存且頁表已滿，則按 FIFO頁面淘汰算法淘汰一頁后調入所需的頁，打印頁表情況 。逐個地址訪問，直到所有地址訪問完畢
上傳時間： 2013-12-20
上傳用戶：xauthu
Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1 Generator polynomial, g(x) = a^15 a^21*X + a^6*X^2 + a^15*X^3 + a^25*X^4 + a^17*X^5 + a^18*X^6 + a^30*X^7 + a^20*X^8 + a^23*X^9 + a^27*X^10 + a^24*X^11 + X^12. Note: a = alpha, primitive element in GF(2^5) and a^i is root of g(x) for i = 19, 20, ..., 30. Uses Verilog description with synthesizable RTL modelling. Consists of 5 main blocks: SC (Syndrome Computation), KES (Key Equation Solver), CSEE (Chien Search and Error Evaluator), Controller and FIFO Register.
標簽： symbols length Hard-decision Codeword
上傳時間： 2014-07-08
上傳用戶：曹云鵬
一個簡單的ＳＰＩ ＩＰ核，SPI Core Specifications 可以從說明文檔中找到！ The simple Serial Peripheral Interface core is an enhanced version of the Serial Peripheral Interface found on Motorola s M68HC11 family of CPUs. The Serial Peripheral Interface is a serial, synchronous communication protocol that requires a minimum of 3 wires. FEATURES: · Compatible with Motorola’s SPI specifications · Enhanced M68HC11 Serial Peripheral Interface · 4 entries deep read FIFO · 4 entries deep write FIFO · Interrupt generation after 1, 2, 3, or 4 transferred bytes · 8 bit WISHBONE RevB.3 Classic interface · Operates from a wide range of input clock frequencies · Static synchronous design · Fully synthesizable
標簽：
上傳時間： 2015-09-17
上傳用戶：TRIFCT
介紹EZW編解碼算法的全部代碼，該源代碼包含有6個文件： EZW.H － EZW編碼器頭文件 EZW.C － EZW編碼器文件 MATRIX2D.H MATRIX2D.C － 編碼器數據結果定義和數據操作 FIFO.H FIFO.C － 掃描方式定義：先入先出原則 LIST.H LIST.C － 零樹結構定義和操作 UNEZW.C － EZW解碼器
上傳時間： 2015-10-01
上傳用戶：zhoujunzhen
操作系統中進程調度過程的模擬程序，采用的是FIFO算法
上傳時間： 2013-12-19
上傳用戶：363186
cache4j是一個有簡單API與實現快速的Java對象緩存。它的特性包括：在內存中進行緩存，設計用于多線程環境，兩種實現：同步與阻塞，多種緩存清除策略：LFU, LRU, FIFO，可使用強引用(strong reference)與軟引用(soft reference)存儲對象。
上傳時間： 2014-02-17
上傳用戶：Altman
以TI公司的DSP芯片TMS32OC6204為例，結合IDT公司的先進先出緩存芯片IDT72V3640，介紹了其擴展總線XB在DMA控制下對FIFO進行讀寫，以實現對圖像的實時采集、處理。
上傳時間： 2015-10-19
上傳用戶：hgy9473
M/M/1單服務臺排隊系統仿真（用事件調度法實現離散事件系統仿真） 顧客到達模到達時間間隔和顧客服務時間均服從負指數分布，單服務臺系統，按照單隊排隊，按FIFO方式服務。考察服務n個顧客（n=1000，2000，3000，5000）后的顧客平均隊長及平均排隊等待時間。
上傳時間： 2015-10-28
上傳用戶：anng
ISE7.1，采用VIRTEX-II芯片。實現adc數據采樣，平均，通道選擇，采樣時鐘選擇，數據格式調整，內含FIFO,uart等模塊。
上傳時間： 2014-10-25
上傳用戶：ruan2570406
xilinx公司的開放的源碼，很有參考價值，其中有ddl，FIFO控制等。
上傳時間： 2015-12-06
上傳用戶：壞天使kk
