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眾所周知，信息傳輸?shù)暮诵膯栴}是有效性和可靠性，調(diào)制解調(diào)技術(shù)的發(fā)展正是體現(xiàn)了這一思想。從最早的模擬調(diào)幅調(diào)頻技術(shù)的日益完善，到現(xiàn)在數(shù)字調(diào)制技術(shù)的廣泛運(yùn)用，使得信息的傳輸更為有效和可靠。QAM調(diào)制作為一種新的調(diào)制技術(shù)，因其具有很高的頻帶利用率而得到了廣泛的應(yīng)用。 本文對基于FPGA的16QAM調(diào)制解調(diào)進(jìn)行了討論和研究。首先對16QAM調(diào)制解調(diào)原理進(jìn)行了闡述，建立了16QAM調(diào)制解調(diào)系統(tǒng)的數(shù)學(xué)模型，然后通過分析提出了基于FPGA的16QAM調(diào)制解調(diào)系統(tǒng)的設(shè)計方案。最后編寫Verilog代碼實(shí)現(xiàn)了算法仿真。 FPGA芯片采用的是Altera公司的大規(guī)模集成電路芯片Cyclone系列的EPlC20F32417，并通過軟件編程對其進(jìn)行了相關(guān)調(diào)試。文中詳細(xì)介紹了基帶成形濾波器、載波恢復(fù)和定時同步的基本原理及其設(shè)計方法。首先用Matlab對整個16QAM系統(tǒng)進(jìn)行了軟件仿真；然后用硬件描述語言Verilog HDL在QuartusⅡ環(huán)境下完成了系統(tǒng)關(guān)鍵算法的編寫、行為仿真和綜合，最后詳細(xì)闡述了異步串口(UART)的FPGA實(shí)現(xiàn)，把我們編寫的Verilog程序下載到EPlC20F32417芯片上效果很好。
標(biāo)簽： FPGA QAM 調(diào)制解調(diào)
上傳時間： 2013-04-24
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本文對基于FPGA的液晶顯示控制系統(tǒng)的設(shè)計與實(shí)現(xiàn)進(jìn)行了研究。設(shè)計中從LCD技術(shù)參數(shù)著手，通過對顯示驅(qū)動系統(tǒng)結(jié)構(gòu)與工作原理的研究，設(shè)計出顯示控制系統(tǒng)的框圖及各功能模塊的VHDL程序，通過單片機(jī)系統(tǒng)配置FPGA芯片，控制LCD顯示相應(yīng)的漢字和圖形。LCD顯示控制系統(tǒng)由顯示控制電路、顯示驅(qū)動電路和相關(guān)外圍輔助電路組成。顯示控制電路從電路中各個功能模塊所需要的控制時序信號出發(fā)，通過對其工作過程的研究，設(shè)計出控制器、RAM控制器等各功能模塊。顯示驅(qū)動電路從LCD工作所需要的掃描時序信號出發(fā)，設(shè)計出時序發(fā)生電路等各功能模塊。所有的VHDL程序通過了MAX+PLUS—II軟件實(shí)現(xiàn)編譯及仿真后，在實(shí)際的硬件中調(diào)試通過。
標(biāo)簽： FPGA 液晶顯示 控制系統(tǒng)
上傳時間： 2013-04-24
上傳用戶：asasasas
隨著信息技術(shù)和計算機(jī)技術(shù)的飛速發(fā)展，數(shù)字信號處理已經(jīng)逐漸發(fā)展成一門關(guān)鍵的技術(shù)科學(xué)。圖像處理作為一種重要的現(xiàn)代技術(shù)，己經(jīng)在通信、航空航天、遙感遙測、生物醫(yī)學(xué)、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用。圖像處理特別是高分辨率圖像實(shí)時處理的實(shí)現(xiàn)技術(shù)對相關(guān)領(lǐng)域的發(fā)展具有深遠(yuǎn)意義。另外，現(xiàn)場可編程門陣列FPGA和高效率硬件描述語言Verilog HDL的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進(jìn)程，為圖像壓縮系統(tǒng)的實(shí)現(xiàn)提供了硬件支持和軟件保障。 本文主要包括以下幾個方面的內(nèi)容： (1)結(jié)合某工程的具體需求，設(shè)計了一種基于FPGA的圖像壓縮系統(tǒng)，核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片，存儲器件選用MICRON公司的MT48LC4M16A2SDRAM，圖像壓縮的核心算法選用近無損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語言實(shí)現(xiàn)了JPEG-LS標(biāo)準(zhǔn)中的基本算法，為課題組成員進(jìn)行算法改進(jìn)提供了有力支持。 (3)用Verilog硬件描述語言設(shè)計并實(shí)現(xiàn)了SDRAM控制器模塊，使核心壓縮模塊能夠方便靈活地訪問片外存儲器。 (4)構(gòu)建了圖像壓縮系統(tǒng)的測試平臺，對實(shí)現(xiàn)的SDRAM控制器模塊和JPEG-LS基本算法模塊進(jìn)行了軟件仿真測試和硬件測試，驗(yàn)證了其功能的正確性。
標(biāo)簽： FPGA 圖像壓縮系統(tǒng)
上傳時間： 2013-04-24
上傳用戶：a3318966
如今電力電子電路的控制旨在實(shí)現(xiàn)高頻開關(guān)的計算機(jī)控制，并向著更高頻率、更低損耗和全數(shù)字化的方向發(fā)展?，F(xiàn)場可編程門陣列器件(Field Programmable Gate Arrays)是近年來嶄露頭角的一類新型集成電路，它具有簡潔、經(jīng)濟(jì)、高速度、低功耗等優(yōu)勢，又具有全集成化、適用性強(qiáng)，便于開發(fā)和維護(hù)(升級)等顯著優(yōu)點(diǎn)。與單片機(jī)和DSP相比，F(xiàn)PGA的頻率更高、速度更快，這些特點(diǎn)順應(yīng)了電力電子電路的日趨高頻化和復(fù)雜化發(fā)展的需要。因此，在越來越多的領(lǐng)域中FPGA得到了日益廣泛的發(fā)展和應(yīng)用。 本文提出了一種采用現(xiàn)場可編程門陣列(FPGA)器件實(shí)現(xiàn)數(shù)字化變頻調(diào)速控制系統(tǒng)的設(shè)計方案。該系統(tǒng)能產(chǎn)生三相六路正弦脈寬調(diào)制（SPWM）波形；調(diào)制頻率范圍為0～4KHZ，分7級控制；16位的速度控制分辨率；載波頻率分8級控制，最高可達(dá)24KHZ；系統(tǒng)接口兼容Intel系列和Motorola系列單片機(jī)；該系統(tǒng)控制簡單、精確，易修改，可現(xiàn)場編程；同時具有脈沖延時小、最小脈沖刪除、過壓和過流保護(hù)功能等特點(diǎn)，可應(yīng)用于PWM變頻調(diào)速系統(tǒng)的全數(shù)字化控制。文中對方案的實(shí)現(xiàn)進(jìn)行了詳細(xì)的論述，主要包括系統(tǒng)設(shè)計的理論分析，系統(tǒng)結(jié)構(gòu)設(shè)計及在FPGA硬件上的實(shí)現(xiàn)，最終驗(yàn)證了該控制系統(tǒng)的可行性和有效性。 數(shù)字化設(shè)計是本系統(tǒng)的特點(diǎn)，系統(tǒng)最終生成的三相SPWM脈沖是基于三相正弦調(diào)制波和三角載波比較得到的。設(shè)計時，充分結(jié)合FPGA器件的結(jié)構(gòu)特點(diǎn)，利用一種改進(jìn)結(jié)構(gòu)的數(shù)字控制振蕩器（NCO）來產(chǎn)生正弦波樣本，在一定程度上解決了傳統(tǒng)NCO產(chǎn)生正弦波的精度和頻率相互制約的問題；把分時復(fù)用數(shù)字通信原理結(jié)合到系統(tǒng)的設(shè)計中，設(shè)計出分時運(yùn)算電路，使得系統(tǒng)在同步時鐘下，生成三相正弦調(diào)制波而不影響系統(tǒng)的速度，同三角載波邏輯比較后，最終得到三相SPWM脈沖序列。
標(biāo)簽： FPGA 變頻調(diào)速控制 系統(tǒng)設(shè)計
上傳時間： 2013-07-05
上傳用戶：duoshen1989
在步進(jìn)電機(jī)驅(qū)動方式中，效果最好的是細(xì)分驅(qū)動，當(dāng)今高端的步進(jìn)電機(jī)驅(qū)動器基本都采用這種技術(shù)。步進(jìn)電機(jī)的細(xì)分驅(qū)動技術(shù)是一門綜合了數(shù)字化技術(shù)、集成控制技術(shù)和計算機(jī)技術(shù)的新技術(shù)，被廣泛應(yīng)用于工業(yè)、科研、通訊、天文等領(lǐng)域。 本文設(shè)計了一種基于DSP以及FPGA的兩相混合式步進(jìn)電機(jī)SPWM(正弦脈寬調(diào)制)波細(xì)分驅(qū)動系統(tǒng)。在DSP系統(tǒng)中采用TMS320I．F2407A微控制器作為核心控制器件，用軟件產(chǎn)生SPWM波；在FPGA系統(tǒng)中采用FPGA芯片，通過VerilogHDL語言，實(shí)現(xiàn)了SPWM波；在功率驅(qū)動級電路上采用雙極性H橋的驅(qū)動方式。最終實(shí)現(xiàn)了對兩相混合式步進(jìn)電機(jī)SPWM波細(xì)分驅(qū)動，大大提高了步進(jìn)電機(jī)的運(yùn)轉(zhuǎn)性能。 本文介紹了兩相混合式步進(jìn)電機(jī)的工作原理、控制原理以及細(xì)分驅(qū)動的基本原理。通過對恒轉(zhuǎn)矩細(xì)分驅(qū)動的分析，提出了兩相混合式步進(jìn)電機(jī)SPWM波細(xì)分驅(qū)動的方案，并給出了SPWM波產(chǎn)生的數(shù)學(xué)模型。最后，對步進(jìn)電機(jī)的SPWM波細(xì)分驅(qū)動系統(tǒng)進(jìn)行了實(shí)驗(yàn)測量，給出了實(shí)驗(yàn)結(jié)果。 實(shí)驗(yàn)的結(jié)果表明，設(shè)計的基于DSP與FPGA的SPWM波細(xì)分驅(qū)動系統(tǒng)可以很好地克服電機(jī)低頻振蕩的問題，提高電機(jī)在中、低速運(yùn)行的性能。電機(jī)的掃描范圍與理論值基本接近；微步距在誤差允許的范圍內(nèi)也基本可以滿足要求。
標(biāo)簽： FPGA DSP 步進(jìn)電機(jī)
上傳時間： 2013-04-24
上傳用戶：WANGLIANPO
隨著微電子技術(shù)的高速發(fā)展，實(shí)時圖像處理在多媒體、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用。FPGA就是硬件處理實(shí)時圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理專用芯片的研究將成為信息產(chǎn)業(yè)的新熱點(diǎn)。 本文以FPGA為平臺，使用VHDL硬件描述語言設(shè)計并實(shí)現(xiàn)了中值濾波、順序?yàn)V波、數(shù)學(xué)形態(tài)學(xué)、卷積運(yùn)算和高斯濾波等圖像處理算法。在設(shè)計過程中，通過改進(jìn)算法和優(yōu)化結(jié)構(gòu)，在合理地利用硬件資源的條件下，有效地挖掘出算法內(nèi)在的并行性，采用流水線結(jié)構(gòu)優(yōu)化算法，提高了頂層濾波模塊的處理速度。在中值濾波器的硬件設(shè)計中，本文提出了一種快速中值濾波算法，該算法大大節(jié)省了硬件資源，處理速度也很快。在數(shù)學(xué)形態(tài)學(xué)算法的硬件實(shí)現(xiàn)中，本文提出的最大值濾波和最小值濾波算法大大減少了硬件資源的占用率，適應(yīng)了流水線設(shè)計的要求，提高了圖像處理速度。 整個設(shè)計及各個模塊都在Altera公司的開發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim上進(jìn)行了邏輯綜合以及仿真。綜合和仿真的結(jié)果表明，使用FPGA硬件處理圖像數(shù)據(jù)不僅能夠獲得很好的處理效果，達(dá)到較高的工作頻率，處理速度也遠(yuǎn)遠(yuǎn)高于軟件法處理圖像，可滿足實(shí)時圖像處理的要求。 本課題為圖像處理專用FPGA芯片的設(shè)計做了有益的探索性嘗試，對今后完成以FPGA圖像處理芯片為核心的實(shí)時圖像處理系統(tǒng)的設(shè)計有著積極的意義。
上傳時間： 2013-06-08
上傳用戶：shuiyuehen1987
論文以反應(yīng)式步進(jìn)電機(jī)為研究對象，應(yīng)用了先進(jìn)的FPGA/CPLD技術(shù)，設(shè)計了一種全數(shù)字的步進(jìn)電機(jī)控制系統(tǒng)，通過了仿真、綜合和下載的各個程序測試環(huán)節(jié)，并在實(shí)驗(yàn)中得到了良好的應(yīng)用。 本論文分析了反應(yīng)式步進(jìn)電機(jī)工作原理以及其具體的控制過程，然后闡述了FPGA的設(shè)計原理以及所涉及到的相關(guān)芯片，接著對所要應(yīng)用的硬件語言VerilogHDL方面的知識進(jìn)行了簡要地介紹，這些為論文的具體設(shè)計部分提供了理論基礎(chǔ)。 本系統(tǒng)針對需要實(shí)現(xiàn)對步進(jìn)電機(jī)的調(diào)速，設(shè)計出了一種符合要求的連續(xù)可調(diào)的脈沖信號發(fā)生器，整個脈沖信號發(fā)生器有兩個大的模塊組成，最后用一個頂層的模塊將二者連接起來，并且每個子模塊以及頂層的模塊都通過了仿真測試。系統(tǒng)采用了模塊化的設(shè)計思路，為系統(tǒng)的設(shè)計和維護(hù)提供了方便，同時也提高了系統(tǒng)性能的可擴(kuò)展性。系統(tǒng)采用一種軟件硬化的設(shè)計思路，應(yīng)用了VerilogHDL硬件語言，該語言較容易理解。軟件也是采用了目前應(yīng)用比較廣泛的幾種。在最后的實(shí)物實(shí)驗(yàn)中也取得了良好的效果，從而證明了設(shè)計的正確性。論文針對VerilogHDL硬件語言的應(yīng)用技巧以及實(shí)際編寫程序中經(jīng)常遇到的問題都做了詳細(xì)的解釋，并提出了幾個解決問題的方法；對于如何合理的選擇芯片，文章也做了仔細(xì)說明。 FPGA+VerilogHDL+EDA工具構(gòu)成的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)，是本系統(tǒng)設(shè)計的核心部分，該門技術(shù)具有操作靈活、利用廣泛以及價廉等特點(diǎn)。該門技術(shù)具有旺盛的生命力和廣闊的前景，必然推動著整個集成電路產(chǎn)業(yè)系統(tǒng)集成的進(jìn)一步發(fā)展。整個系統(tǒng)設(shè)計采用了全數(shù)字化的控制方案，使系統(tǒng)更加緊湊、更加合理以及經(jīng)濟(jì)節(jié)約。由于系統(tǒng)的全數(shù)字化，使得整個系統(tǒng)運(yùn)行變得十分可靠，調(diào)試也極為方便。作為一種先進(jìn)技術(shù)的應(yīng)用，論文在很多方面做了新的嘗試。
標(biāo)簽： FPGA 步進(jìn)電機(jī)控制 系統(tǒng)研究
上傳時間： 2013-05-20
上傳用戶：zoushuiqi
隨著數(shù)字視頻廣播的發(fā)展，觀眾將會面對越來越多綜合或?qū)ｉT頻道的選擇，欣賞到更高品質(zhì)，更多服務(wù)的節(jié)目。而廣播業(yè)者則要為這些節(jié)目的版權(quán)購買，制作而承受更高的成本，單純的廣告收入已經(jīng)不夠。要求對用戶收取一定的收視費(fèi)用，而另一方面，調(diào)查也顯示用戶是愿意預(yù)付一定費(fèi)用以獲得更好服務(wù)的。條件接受系統(tǒng)(Conditional Access system)就是為了商業(yè)目的而對某些廣播服務(wù)實(shí)施接入控制，決定一個數(shù)字接受設(shè)備能否將特定的廣播節(jié)目展現(xiàn)給最終用戶的系統(tǒng)。CA技術(shù)要求既能使用戶自由選擇收看節(jié)目又能保護(hù)廣播業(yè)者的利益，確算只有已支付了或即將支付費(fèi)用的用戶才能收看到所選的電視節(jié)目。在數(shù)字電視領(lǐng)域中，CA系統(tǒng)無疑將成為發(fā)展新服務(wù)的必需條件。但是在不同的運(yùn)營商可能會使用不同的CA系統(tǒng)，在不同的CA系統(tǒng)之間進(jìn)行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個用戶接收設(shè)備中應(yīng)集成相應(yīng)的解擾模塊。在我國國家標(biāo)準(zhǔn)--數(shù)字電視條件接收系統(tǒng)GY/Z 175-2001的附錄H中有詳細(xì)的描述。 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 首先本文簡要介紹CA系統(tǒng)的目的和組成，F(xiàn)PGA的結(jié)構(gòu)和原理，優(yōu)勢。然后介紹了利用FPGA來實(shí)現(xiàn)CA系統(tǒng)主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結(jié)構(gòu)，軟件仿真，劃分硬件模塊，硬件性能分析，驗(yàn)證平臺構(gòu)建，硬件實(shí)現(xiàn)等。 然后對以上各個部分做詳細(xì)的闡述。同時為了指導(dǎo)FPGA設(shè)計，給出了FPGA的結(jié)構(gòu)和原理與FPGA設(shè)計的基本原則、設(shè)計的基本技巧、設(shè)計的基本流程； 最后給出了該加擾系統(tǒng)的測試與驗(yàn)證方法以及驗(yàn)證和測試結(jié)果。
上傳時間： 2013-06-22
上傳用戶：chongchong2016
本文介紹了一個基于CPLD／FPGA的嵌入式IP核設(shè)計。論文在闡述可編程邏輯器件及其發(fā)展趨勢的基礎(chǔ)上，探討了知識產(chǎn)權(quán)復(fù)用理念，MCU的復(fù)雜化設(shè)計以及數(shù)字信號傳輸與處理的速度要求。結(jié)合國內(nèi)外對CPLD／FPGA的使用現(xiàn)狀，引出了在CPLD／FPGA上開發(fā)嵌入式模塊程序的理念并提出了設(shè)計實(shí)現(xiàn)方法和設(shè)計實(shí)例。課題的設(shè)計目標(biāo)為開發(fā)一個基于CPLD／FPGA的USBIP模塊，實(shí)現(xiàn)開發(fā)板與PC機(jī)之間的USB通信。設(shè)計過程首先進(jìn)行硬件設(shè)計，在FPGA開發(fā)板上開發(fā)擴(kuò)展板；其次用ISE開發(fā)軟件進(jìn)行FPGA數(shù)字化設(shè)計；在軟件開發(fā)完成后，將配置生成的比特流文件通過JTAG電纜下載到FPGA開發(fā)板上，實(shí)現(xiàn)FPGA開發(fā)板與PC機(jī)之間的通信。 該設(shè)計具有很高的實(shí)用性，它進(jìn)一步擴(kuò)大了可編程芯片的領(lǐng)地，將復(fù)雜專有芯片擠向高端和超復(fù)雜應(yīng)用；它使得IP資源復(fù)用理念得到更普遍的應(yīng)用；為基于FPGA的嵌入式系統(tǒng)設(shè)計提供了廣闊的思路。
上傳時間： 2013-07-05
上傳用戶：隱界最新
本課題設(shè)計和完成了一套基于DSP+FPGA結(jié)構(gòu)的小波變換實(shí)時圖像處理系統(tǒng)。采用小波算法對圖像進(jìn)行邊緣提取、圖像增強(qiáng)、圖像融合等處理，并在ADSP-BF535上實(shí)現(xiàn)了小波算法，分析了其運(yùn)行小波算法的性能。圖像處理的數(shù)據(jù)量比較大，而且運(yùn)算比較復(fù)雜，DSP的特殊結(jié)構(gòu)和性能很好地滿足了系統(tǒng)實(shí)現(xiàn)的需要，而FPGA的高速性和靈活性也滿足了系統(tǒng)實(shí)時性和穩(wěn)定性的需要，所以采用DSP+FPGA來實(shí)現(xiàn)圖像處理系統(tǒng)是可靠的，也是可行的。系統(tǒng)的硬件設(shè)計以DSP和FPGA為平臺，DSP實(shí)現(xiàn)算法、管理系統(tǒng)運(yùn)行、并實(shí)現(xiàn)了系統(tǒng)的自啟動；FPGA實(shí)現(xiàn)一些接口、時序控制等，簡化了外圍電路，提高了系統(tǒng)的可靠性。結(jié)果表明，在ADSP-BF535上實(shí)現(xiàn)小波算法，效果良好，而且滿足系統(tǒng)實(shí)時性的要求。最后，總結(jié)了系統(tǒng)的設(shè)計和調(diào)試經(jīng)驗(yàn)，對調(diào)試時遇到的一些問題進(jìn)行了分析。
標(biāo)簽： FPGA DSP 小波變換 實(shí)時圖像
上傳時間： 2013-04-24
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