有關(guān)FPGA芯片的管腳的封裝的一些資料。
標(biāo)簽： FPGA 芯片 管腳 封裝
上傳時間： 2013-08-18
上傳用戶：dljwq
多款FPGA CPLD開發(fā)板的原理圖，很好的線路設(shè)計參考
標(biāo)簽： FPGA CPLD 開發(fā)板 原理圖
上傳用戶：shanml
CRC校驗碼并行計算的FPGA實現(xiàn),PDF打開
標(biāo)簽： FPGA CRC 校驗碼
上傳用戶：vmznxbc
基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
FPGA/CPLD 初級教程 適合與初學(xué)者
標(biāo)簽： FPGA CPLD 教程 與初學(xué)者
上傳用戶：sjy1991
FPGA設(shè)計流程，相當(dāng)經(jīng)典，好東西大家分享
標(biāo)簽： FPGA 設(shè)計流程
上傳用戶：daguogai
基于FPGA的JPEG圖像壓縮芯片設(shè)計
標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計
上傳用戶：木子葉1
這是一本介紹FPGA設(shè)計過程中關(guān)鍵問題的資料書,對參加面試或工程設(shè)計有一定幫助
標(biāo)簽： FPGA 過程
上傳用戶：wangdean1101
lab1——FPGA這個文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
上傳用戶：qwe1234
FPGA-based link layer chip S19202 configuration
標(biāo)簽： configuration FPGA-based S19202 layer
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