亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

Fpga-CPLD

  • 基于FPGA/CPLD實(shí)現(xiàn)的FFT算法與仿真分析

    碩士論文基于FPGA/CPLD實(shí)現(xiàn)的FFT算法與仿真分析

    標(biāo)簽： FPGA CPLD FFT 算法 仿真分析

    上傳時(shí)間： 2017-02-07

    上傳用戶：Mr.HWang

  • Altera Fpga-CPLD設(shè)計(jì)（基礎(chǔ)篇） 設(shè)計(jì)書籍 332頁

    Altera Fpga-CPLD設(shè)計(jì)（基礎(chǔ)篇） 設(shè)計(jì)書籍 332頁

    標(biāo)簽： altera fpga

    上傳時(shí)間： 2022-05-01

    上傳用戶：

  • Altera FPGA CPLD學(xué)習(xí)筆記

    Altera FPGA CPLD學(xué)習(xí)筆記                 

    標(biāo)簽： fpga cpld

    上傳時(shí)間： 2022-07-08

    上傳用戶：

  • FPGA CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享.

    FPGA CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享                    

    標(biāo)簽： fpga cpld 數(shù)字電路設(shè)計(jì)

    上傳時(shí)間： 2022-07-08

    上傳用戶：

  • ARM,DSP,FPGA,CPLD,SOPC,SOC之間有什么區(qū)別和聯(lián)系

    ARM,DSP,FPGA,CPLD,SOPC,SOC之間有什么區(qū)別和聯(lián)系                                         

    標(biāo)簽： arm dsp fpga cpld sopc soc

    上傳時(shí)間： 2022-07-08

    上傳用戶：

  • Fpga-CPLD最小系統(tǒng)PCB的制作

    基于Fpga-CPLD最小系統(tǒng)PCB的制作         

    標(biāo)簽： fpga 最小系統(tǒng) pcb cpld

    上傳時(shí)間： 2022-07-18

    上傳用戶：qingfengchizhu

  • FPGA CPLD中的Verilog設(shè)計(jì)小技巧

    FPGA CPLD中的Verilog設(shè)計(jì)小技巧                 

    標(biāo)簽： fpga cpld verilog

    上傳時(shí)間： 2022-07-19

    上傳用戶：jason_vip1

  • FPGA／CPLD設(shè)計(jì)工具——Xilinx-ISE使用詳解-378頁-71.7M.rar

    本書以FPGA/CPLD設(shè)計(jì)流程為主線，闡述了如何合理地利用ISE設(shè)計(jì)平臺集成的各種設(shè)計(jì)工具，高效地完成FPGA/CPLD的設(shè)計(jì)方法與技巧。全書在介紹FPGA/CPLD概念和設(shè)計(jì)流程的基礎(chǔ)上，依次論述了工程管理與設(shè)計(jì)輸入、仿真、綜合、約束、實(shí)現(xiàn)與布局布線、配置調(diào)試等主要設(shè)計(jì)步驟在ISE集成環(huán)境中的實(shí)現(xiàn)方法與技巧。 　　本書立足于工程實(shí)踐，結(jié)合作者多年工作經(jīng)驗(yàn)，選用大量典型實(shí)例，并配有一定數(shù)量的練習(xí)題。本書配套光盤收錄了所有實(shí)例的完整工程目錄、源代碼、詳細(xì)操作步驟和使用說明，利于讀者邊學(xué)邊練，提高實(shí)際應(yīng)用能力。 　　本書可作為高等院校通信工程、電子工程、計(jì)算機(jī)、微電子與半導(dǎo)體學(xué)等專業(yè)的教材，也可作為硬件工程師和IC工程師的實(shí)用工具書。

    標(biāo)簽： Xilinx-ISE FPGA CPLD 71.7

    上傳時(shí)間： 2013-06-24

    上傳用戶：gut1234567

  • 基于FPGA/CPLD實(shí)現(xiàn)的FFT算法與仿真分析

    可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場合具有極高的實(shí)用價(jià)值。

    標(biāo)簽： FPGA CPLD FFT 算法

    上傳時(shí)間： 2013-07-18

    上傳用戶：wpt

  • 基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語言設(shè)計(jì)

    基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動化) 工具的幫助下,用大規(guī)?？删幊踢壿嬈骷?FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序

    標(biāo)簽： FPGA VHDL 數(shù)字頻率計(jì) 硬件描述語言

    上傳時(shí)間： 2013-08-06

    上傳用戶：taozhihua1314

主站蜘蛛池模板： 蒙山县| 合水县| 上杭县| 惠州市| 新宾| 巴东县| 攀枝花市| 双江| 乌兰察布市| 绥阳县| 海兴县| 昭苏县| 炉霍县| 繁峙县| 瑞丽市| 河东区| 固始县| 景泰县| 开化县| 湛江市| 开平市| 奉新县| 黄冈市| 宣城市| 五常市| 陈巴尔虎旗| 长子县| 抚远县| 江孜县| 万山特区| 林州市| 荥阳市| 洞口县| 金华市| 阜平县| 加查县| 白银市| 斗六市| 交口县| 铜山县| 伊金霍洛旗|