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Fpga-CPLD_DesignTool

  • FPGA入門設(shè)計

    寫給小白們的FPGA入門設(shè)計實驗，包括各種入門資料

    標(biāo)簽： FPGA

    上傳時間： 2013-10-14

    上傳用戶：jichenxi0730

  • 高級FPGA設(shè)計 結(jié)構(gòu)、實現(xiàn)和優(yōu)化

    　　高級FPGA設(shè)計結(jié)構(gòu)、實現(xiàn)和優(yōu)化 　　作者：（美）克里茲著，孟憲元譯；出版社：機(jī)械工程出版社 　　學(xué)FPGA不一定需要開發(fā)板，自己學(xué)會modelsim仿真、寫testbench，用PC機(jī)仿真就能有不少長進(jìn)。這些都看完，剩下的就靠做項目自己領(lǐng)悟，再加上高手指點。 　　《高級FPGA設(shè)計：結(jié)構(gòu)、實現(xiàn)也優(yōu)化》以FPGA設(shè)計為主題，覆蓋了實踐過程中最可能遇到的深層次問題，并提供了經(jīng)驗指導(dǎo)。在某些方面，《高級FPGA設(shè)計：結(jié)構(gòu)、實現(xiàn)也優(yōu)化》能夠取代有限的工業(yè)經(jīng)歷，免去讀者學(xué)習(xí)的困難。這種先進(jìn)的、實用的方法，成為此書的特色。

    標(biāo)簽： FPGA

    上傳時間： 2013-11-01

    上傳用戶：zhaiyanzhong

  • 顛覆未來：基于FPGA的可重構(gòu)計算機(jī)

    顛覆未來：基于FPGA的可重構(gòu)計算機(jī)，暢想了可重構(gòu)計算機(jī)的未來

    標(biāo)簽： FPGA 可重構(gòu)計算機(jī)

    上傳時間： 2013-11-22

    上傳用戶：Vici

  • 手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(前3章)

    　　手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計（前3章） 　　作者：周興華；出版社： 北京航空航天大學(xué)出版社 　　內(nèi)容簡介：本書以實踐（實驗）為主線，以生動短小的實例為靈魂，穿插介紹了Verilog HDL語言的語法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計開發(fā)編程。理論與實踐緊密結(jié)合，由淺入深、循序漸進(jìn)地引導(dǎo)讀者進(jìn)行學(xué)習(xí)、實驗，這樣讀者學(xué)得進(jìn)、記得牢，不會產(chǎn)生畏難情緒，無形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計。

    標(biāo)簽： CPLD FPGA 手把手 單片機(jī)

    上傳時間： 2013-10-20

    上傳用戶：xjz632

  • FPGA設(shè)計管腳分配注意點

    FPGA設(shè)計管腳分配注意點

    標(biāo)簽： FPGA 管腳分配

    上傳時間： 2014-12-28

    上傳用戶：franktu

  • EP2C5_EP2C8 FPGA開發(fā)板電路圖

    EP2C5和EP2C8的FPGA開發(fā)板原理圖，EP2C5_EP2C8 FPGA開發(fā)板電路圖。

    標(biāo)簽： EP FPGA 開發(fā)板 電路圖

    上傳時間： 2014-01-13

    上傳用戶：劉江林1420

  • altera FPGA/CPLD高級篇(VHDL源代碼)

          altera FPGA/CPLD高級篇(VHDL源代碼)

    標(biāo)簽： altera FPGA CPLD VHDL

    上傳時間： 2014-12-28

    上傳用戶：15527161163

  • 寫給小白們的FPGA入門設(shè)計實驗

    　　寫給小白們的FPGA入門設(shè)計實驗： 　　1. 寫在前面的話    2 　　2. Lab 1 ： LCD1602 字符顯示設(shè)計  3 　　2.1. 摘要 　　2.2. 內(nèi)容 　　2.3. 程序 　　2.4. 結(jié)果（問題，解決，體會） 　　3. Lab 2 ： 4 位減法、加法器設(shè)計 　　3.1. 摘要 　　3.2. 內(nèi)容 　　3.3. 程序 　　3.4. 結(jié)果（問題，解決，體會） 　　4. Lab 3 ：三位二進(jìn)制乘法器設(shè)計 　　4.1. 摘要 　　4.2. 內(nèi)容 　　4.3. 程序 　　4.4. 結(jié)果（問題，解決，體會） 　　5. Lab 4 ：序列檢測器設(shè)計 　　6. Lab 5 ：變模計數(shù)器設(shè)計 　　

    標(biāo)簽： FPGA 設(shè)計實驗

    上傳時間： 2013-11-05

    上傳用戶：silenthink

  • 基于FPGA設(shè)計的FIR濾波器的實現(xiàn)與對比

    描述了基于FPGA的FIR濾波器設(shè)計。根據(jù)FIR的原理及嚴(yán)格線性相位濾波器具有偶對稱的性質(zhì)給出了FIR濾波器的4種結(jié)構(gòu)，即直接乘加結(jié)構(gòu)、乘法器復(fù)用結(jié)構(gòu)、乘累加結(jié)構(gòu)、DA算法。在本文中給出上述幾種算法的結(jié)構(gòu)框圖，并通過FPGA編程實現(xiàn)上述幾種算法，并給出所用的資源來比較各種算法的優(yōu)劣。

    標(biāo)簽： FPGA FIR 濾波器 對比

    上傳時間： 2013-12-09

    上傳用戶：lvzhr

  • 基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計實例（VHDL源代碼文件）

    　　本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計實例（VHDL源代碼文件），需要的可以自己下載。

    標(biāo)簽： Quartus FPGA CPLD VHDL

    上傳時間： 2013-10-13

    上傳用戶：caiiicc

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