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管腳分配

  • FPGA設計管腳分配注意點

    FPGA設計管腳分配注意點

    標簽: FPGA 管腳分配

    上傳時間: 2014-12-28

    上傳用戶:franktu

  • FPGA設計管腳分配注意點

    FPGA設計管腳分配注意點

    標簽: FPGA 管腳分配

    上傳時間: 2013-11-18

    上傳用戶:pzw421125

  • 基于FPGA的機載高速數據記錄系統的研究

    本文將電路接口技術與硬件可編程技術相結合,提出了用可編程芯片來控制IDE硬盤進行高速數據記錄,能夠滿足機載數據記錄設備重量輕、容量大、速度快的要求。 論文對硬盤ATA接口標準進行了研究,對VHDL語言、現場可編程門陣列器件(FPGA)實現硬件電路的原理和方法進行了深入分析,在此基礎上完成了基于FPGA的數據記錄控制器的設計。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號為CycloneEP1C3T144C8),將各功能模塊級聯成系統在該芯片上完成了控制器系統級的設計與仿真驗證,驗證結果表明了用FPGA實現高速數據記錄控制器的可行性。所設計的VHDL代碼經QuartusⅡ綜合、布局布線、管腳分配后,在FPGA內部可以達到104.46Mhz的電路工作速度,FPGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式,可以達到33.3MByte/s的突發數據傳輸率。文中對所用到的FPGA設計技術給予了詳細說明,對各功能模塊的設計給予了詳細闡述,對關鍵設計給出了VHDL源代碼,還討論了FPGA設計中時序約束的作用,給出了本文所做時序約束的方法。 本文中所論述的工作對以后機載數據記錄系統的設計具有重要的鋪墊作用。文中在總結所做工作的同時,還對下一步工作提出了有益的建議。

    標簽: FPGA 機載 高速數據 記錄系統

    上傳時間: 2013-08-05

    上傳用戶:hanli8870

  • SDRAM讀寫控制的實現與Modelsim仿真

    軟件開發環境:ISE 7.1i 硬件開發環境:紅色颶風II代-Xilinx版 1. 本實例用于控制開發板上面的SDRAM完成讀寫功能; 先向SDRAM里面寫數據,然后再將數據讀出來做比較,如果不匹配就通過LED變亮顯示出來,如果一致,LED就不亮。 2. part1目錄是使用Modelsim仿真的工程; 3. part2目錄是在開發版上面驗證的工程; 2.1. part1_32目錄是4m32SDRAM的仿真工程; 2.2. part1_16目錄是4m16SDRAM的仿真工程; \model文件夾里面是仿真模型; \rtl文件夾里面是源文件; \sim文件夾里面是仿真工程; \test_bench文件夾里面是測試文件; \wave文件夾里面是仿真波形。 3.1. 工程在\project文件夾里面; 3.2. 源文件和管腳分配在\rtl文件夾里面; 3.3. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調試下載文件。

    標簽: Modelsim SDRAM 讀寫 控制

    上傳時間: 2013-04-24

    上傳用戶:ZJX5201314

  • 一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR

    一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR,管腳連接標示了。我也下在電路板上試過了,沒有問題。要用到實驗板上的兄弟們把CLK1改到TESTOUT3或者0就好了。綫幫助新手,人人有責。

    標簽: SIMULATOR ACEXEP LCD 208

    上傳時間: 2015-04-10

    上傳用戶:330402686

  • 在利用Verilog在FPGA平臺上輸出正弦波

    在利用Verilog在FPGA平臺上輸出正弦波,實現芯片為Cyclone II 484C8,有管腳分配

    標簽: Verilog FPGA 輸出 正弦波

    上傳時間: 2015-11-29

    上傳用戶:ainimao

  • 交通燈VHDL設計

    交通燈VHDL設計,所有程序和頂層邏輯圖都有,編譯已通過,管腳分配可按實際分配

    標簽: VHDL 交通燈

    上傳時間: 2013-12-27

    上傳用戶:13188549192

  • USB-Blaster CPLD主程序

    USB-Blaster CPLD主程序,包括不包括管腳分配,添加有說明。

    標簽: USB-Blaster CPLD 程序

    上傳時間: 2017-03-26

    上傳用戶:luopoguixiong

  • 典型實例10.8 字符LCD接口的設計與實現 軟件開發環境:ISE 7.1i 硬件開發環境:紅色颶風II代-Xilinx版 1. 本實例控制開發板上面的LCD的顯示; 2. 工程在pr

    典型實例10.8 字符LCD接口的設計與實現 軟件開發環境:ISE 7.1i 硬件開發環境:紅色颶風II代-Xilinx版 1. 本實例控制開發板上面的LCD的顯示; 2. 工程在\project文件夾里面 3. 源文件和管腳分配在\rtl文件夾里面 4. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調試下載文件。

    標簽: LCD Xilinx 10.8 ISE

    上傳時間: 2013-12-26

    上傳用戶:shawvi

  • FPGA System Planner (FSP) 手冊

    對于復雜FPGA系統設計,尤其是多片FPGA設計,涉及IO分配,布局規劃,利用FSP可高效快速完成,較少來回Swap Pins提供效率。FSP 工具是 cadence 公司為了 FPGA/PCB 協同設計而推出的一個解決方案工具包。它的主 要工作是由軟件來自動生成、優化 FPGA 芯片的管腳分配,提高 FPGA/PCB 設計的工作效率和連 通性。FSP 完成兩頃重要工作:一、可以自動生成 FPGA 芯片的原理圖符號(symbol);二、自 動生成、優化和更改 FPGA 器件相關部分的原理圖。一個復雜的 FPGA/PCB 的設計,能節約原理 圖設計工作 50%-90%的時間,并能節約大量 PCB 設計階段 FPGA 管腳交換耗費的時間。

    標簽: FSP FPGA Cadence Allegro

    上傳時間: 2022-06-23

    上傳用戶:

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