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通用存儲器VHDL代碼庫,The Free IP Project VHDL FrEE-FIFO, Quartus standard library.
標簽： VHDL FrEE-FIFO standard Project
上傳時間： 2013-12-12
上傳用戶：天涯
異步FIFO是一種先進先出的電路，使用在需要產時數據接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數據的丟失概率不為零。如何設計一個高可靠性、高速的異步FIFO電路便成為一個難點。本設計介紹解決這一問題的一種方法。本設計采用VHDL語言的形式，在QuartusII的開發平臺下完成，繼而下載到FPGA中實現。
標簽： FIFO FPGA
上傳時間： 2013-07-30
上傳用戶：muyehuli
LM3S系列UART例程：發送FIFO觸發中斷原理
標簽： LM3S FIFO UART 發送
上傳時間： 2013-05-24
上傳用戶：han0097
LM3S系列UART例程：發送FIFO工作原理
上傳時間： 2013-04-24
上傳用戶：pei5
LM3S系列UART例程：以FIFO中斷方式發送
標簽： LM3S FIFO UART 中斷方式
上傳用戶：也一樣請求
LM3S系列UART例程：以FIFO中斷方式接收
上傳時間： 2013-05-20
上傳用戶：zklh8989
上傳時間： 2013-06-12
上傳用戶：米卡
異步FIFO是用來適配不同時鐘域之間的相位差和頻率飄移的重要模塊。本文設計的異步FIFO采用了格雷（GRAY）變換技術和雙端口RAM實現了不同時鐘域之間的數據無損傳輸。該結構利用了GRAY變換的特點，使得整個系統可靠性高和抗干擾能力強，系統可以工作在讀寫時鐘頻率漂移達到正負300PPM的惡劣環境。并且由于采用了模塊化結構，使得系統具有良好的可擴充性。
標簽： FIFO GRAY RAM 適配
上傳時間： 2013-08-08
上傳用戶：13817753084
使用Verilog編寫的同步FIFO，可通過設置程序中的DEPTH設置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中寫入數據，\r\nFIFO_READ_CLOCK上升沿讀取數據。本程序對FIFO上層操作簡單實用。
標簽： Verilog FIFO 編寫
上傳時間： 2013-08-12
上傳用戶：ljt101007
一篇關于FIFO設計以及FPGA設計的文章
上傳時間： 2013-08-19
上傳用戶：ainimao
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