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第一章 數(shù)字信號處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動控制邏輯 第七章 有限狀態(tài)機(jī)和可綜合風(fēng)格的Verilog HDL
標(biāo)簽： Verilog HDL 數(shù)字信號處理 基本概念
上傳時(shí)間： 2016-02-08
上傳用戶：ardager
非常號的Verilog HDL教學(xué)源碼，大家多
標(biāo)簽： Verilog HDL 源碼
上傳時(shí)間： 2014-01-06
上傳用戶：plsee
Verilog HDL 高級數(shù)字設(shè)計(jì)源碼 _chapter4
標(biāo)簽： Verilog chapter HDL 數(shù)字設(shè)計(jì)
上傳時(shí)間： 2014-01-03
上傳用戶：cooran
Verilog HDL 高級數(shù)字設(shè)計(jì)源碼 _chapter5
上傳時(shí)間： 2013-12-26
上傳用戶：agent
VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高級數(shù)字設(shè)計(jì)源碼ch6
標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL
上傳時(shí)間： 2016-02-12
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VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高級數(shù)字設(shè)計(jì) 源碼ch7
上傳時(shí)間： 2013-12-23
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實(shí)現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用VERILOG HDL編寫.
標(biāo)簽： QUARTUS VERILOG UART 4.0
上傳時(shí)間： 2013-12-18
上傳用戶：hfmm633
用verilog HDL編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了
標(biāo)簽： verilog HDL 編寫
上傳時(shí)間： 2013-12-20
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Generic FIFO, writen in verilog HDL
標(biāo)簽： Generic verilog writen FIFO
上傳時(shí)間： 2016-02-18
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Design and Test_Verilog HDL——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—Verilog HDL》配書源代碼，很多使用的實(shí)例，并有說明，是學(xué)習(xí)Verilog 不可多得的好資料。
標(biāo)簽： Test_Verilog HDL Verilog Design
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