本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練，熟悉軟硬件的相關(guān)知識(shí)，而不是為了講解 Verilog HDL語(yǔ)言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語(yǔ)法知識(shí)和編程思想，我也寫(xiě)過(guò)一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpga.com/viewthread.php？tid=106。里面提到的主要參考書(shū)目為：·《Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第2版）》，夏宇聞編著，北京航空航天大學(xué)出版社?！ぁ禫erilog HDL數(shù)字設(shè)計(jì)與綜合（第二版）》，Samir Palnitkar編著，夏宇聞譯，電子工業(yè)出版社?！ぁ稊?shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)（原書(shū)第2版）》，STEPHEN BROWN編著，夏寧聞譯，機(jī)械工業(yè)出版社。通過(guò)本教程的學(xué)習(xí)，希望大家能掌握以下要點(diǎn)：·LED的基本工作原理；·Quartusll的基本使用方法和設(shè)計(jì)流程；·利用CPLD進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的流程和方法；·基于Verilog HDL的設(shè)計(jì)輸入方法。
標(biāo)簽： Verilog-HDL 數(shù)字系統(tǒng) cpld
上傳時(shí)間： 2022-07-18
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Cadence PSD 15.0 是 Cadence 公司推出的功能強(qiáng)大的 EDA 開(kāi)發(fā)工具包，它提供了從原理圖設(shè)計(jì)輸入、 分析，PCB 設(shè)計(jì)、PCB 制造文件輸出等一整套工具。 本書(shū)立足于工程實(shí)踐，結(jié)合作者多年的工作經(jīng)驗(yàn)，系統(tǒng)地介紹了 Concept HDL 和 Allegro 在原理圖和 PCB 設(shè)計(jì)中的使用方法。本書(shū)分為 13 章，主要介紹了項(xiàng)目管理器、Concept HDL 原理圖設(shè)計(jì)工具、約束管理器、 Allegro PCB 設(shè)計(jì)工具和 SPECCTRA 布線工具的功能和設(shè)計(jì)技巧。在介紹工具和命令的同時(shí)，還提供了大量 的范例以及習(xí)題，以方便讀者更好地理解和掌握所學(xué)的內(nèi)容，使讀者對(duì)設(shè)計(jì)工具有較為深入的理解并基本掌 握從原理圖設(shè)計(jì)到 PCB 設(shè)計(jì)等一系列設(shè)計(jì)步驟的實(shí)現(xiàn)方法和技巧。 本書(shū)配套光盤(pán)中提供了書(shū)中所有實(shí)例和練習(xí)的完整工程文件以及相關(guān)數(shù)據(jù)文件，有利于讀者邊學(xué)邊練， 提高實(shí)際應(yīng)用能力。 本書(shū)可作為高等院校通信工程、電子工程、計(jì)算機(jī)、無(wú)線電技術(shù)等專(zhuān)業(yè)的教材，也可作為硬件工程師的 實(shí)用工具書(shū)。
標(biāo)簽： cadence allegro pcb設(shè)計(jì)
上傳時(shí)間： 2022-07-23
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Mentor Graphics HDL Designer 工具套件，為客戶帶來(lái)生產(chǎn)力更高的設(shè)計(jì)輸入、分析與管理功能，包括更強(qiáng)大的聯(lián)機(jī)資料表格，無(wú)論設(shè)計(jì)復(fù)雜性如何，都能迅速建立高品質(zhì)且結(jié)構(gòu)良好的硬件描述語(yǔ)言。HDL Designer Series可協(xié)助工程師迅速輸入和分析復(fù)雜的ASIC、FPGA和系統(tǒng)單芯片設(shè)計(jì)，讓客戶新產(chǎn)品于更短時(shí)間內(nèi)上
標(biāo)簽： 金屬材料 標(biāo)準(zhǔn)手冊(cè)
上傳時(shí)間： 2013-04-15
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ALDEC公司的Active-HDL是一個(gè)開(kāi)放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產(chǎn)品，設(shè)計(jì)輸入可以原理圖或硬件描述語(yǔ)言或有限狀態(tài)機(jī) 方式
上傳時(shí)間： 2013-04-15
上傳用戶：eeworm
ALDEC公司的Active-HDL是一個(gè)開(kāi)放型的仿真工具。 可支持幾乎所有的FPGA/CPLD廠商的產(chǎn)品，設(shè)計(jì)輸入可以原理圖或硬件描述語(yǔ)言或有限狀態(tài)機(jī) 方式
上傳時(shí)間： 2013-07-22
上傳用戶：eeworm
ALDEC公司的Active-HDL是一個(gè)開(kāi)放型的仿真工具。可支持幾乎所有的FPGA/CPLD廠商的產(chǎn)品，設(shè)計(jì)輸入可以原理圖或硬件描述語(yǔ)言或有限狀態(tài)機(jī)方式。
標(biāo)簽： 天線
上傳時(shí)間： 2013-07-04
上傳用戶：eeworm
Verilog HDL語(yǔ)言的LCD1602液晶驅(qū)動(dòng)程序
上傳時(shí)間： 2013-04-24
上傳用戶：liangrb
隨著計(jì)算機(jī)和微電子技術(shù)的飛速發(fā)展，基于數(shù)字信號(hào)處理的示波器、信號(hào)發(fā)生器、邏輯分析儀和頻譜分析儀等測(cè)量?jī)x器已經(jīng)應(yīng)用到各個(gè)領(lǐng)域并且發(fā)揮著重要作用，但這些儀器昂貴的價(jià)格阻礙了它們的普遍使用。 本文針對(duì)電子測(cè)量?jī)x器技術(shù)發(fā)展和普及的情況，結(jié)合用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的優(yōu)勢(shì)，研究一種基于FPGA的輔助性獨(dú)立電予測(cè)量?jī)x器的軟件系統(tǒng)。這種儀器可以作為數(shù)?；旌想娐窚y(cè)試和驗(yàn)證的工具，用來(lái)觀察模擬信號(hào)波形、數(shù)字信號(hào)時(shí)序波形、模擬信號(hào)的幅度頻譜，也可以用來(lái)產(chǎn)生DDS信號(hào)。在硬件選擇上，使用具有Altera公司CycloneⅡ器件的平臺(tái)來(lái)實(shí)現(xiàn)單片DSP系統(tǒng)，這種芯片成本低廉、工作速度快、技術(shù)兼容性好；在軟件設(shè)計(jì)上，采用基于FPGA的可編程數(shù)字邏輯設(shè)計(jì)方法，這種方法具有開(kāi)發(fā)難度小、功能擴(kuò)展簡(jiǎn)單等優(yōu)點(diǎn)。設(shè)計(jì)中采用的關(guān)鍵技術(shù)包括：基于FPGA和IP Core的Verilog HDL設(shè)計(jì)、數(shù)據(jù)采集、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)處理以及數(shù)據(jù)波形的實(shí)時(shí)顯示。對(duì)這些技術(shù)的研究探討不僅有理論研究?jī)r(jià)值，在科學(xué)實(shí)驗(yàn)和產(chǎn)品設(shè)計(jì)中同樣具有重要的實(shí)用價(jià)值。系統(tǒng)的設(shè)計(jì)以低資源、高性能為目標(biāo)，設(shè)計(jì)中采用了科學(xué)的模塊劃分、設(shè)計(jì)與集成的方法，在保持原四種信號(hào)處理功能不變的前提下，盡量多的節(jié)約各種FPGA資源，為實(shí)現(xiàn)低成本的輔助電子測(cè)量?jī)x器提供了可能。
標(biāo)簽： FPGA 多功能電子 測(cè)量系統(tǒng)
上傳時(shí)間： 2013-06-05
上傳用戶：love_stanford
FPGA硬件可編程語(yǔ)言verilog HDL初級(jí)入門(mén)語(yǔ)言，適用于初級(jí)學(xué)者
標(biāo)簽： VerilogHDL 入門(mén)教程
上傳時(shí)間： 2013-04-24
上傳用戶：jingfeng0192
60年代初，國(guó)際上首次將B超診斷儀應(yīng)用于臨床診斷，40多年來(lái)B超診斷儀的發(fā)展極為迅速。隨著數(shù)字信號(hào)處理及計(jì)算機(jī)技術(shù)的發(fā)展，目前國(guó)際上先進(jìn)水平的超聲診斷設(shè)備幾乎每一個(gè)環(huán)節(jié)都包含著數(shù)字信號(hào)處理的內(nèi)容，研制全數(shù)字化的超聲診斷設(shè)備已成為發(fā)展趨勢(shì)。 @@ 基于FPGA及嵌入式操作系統(tǒng)的全數(shù)字超聲診斷系統(tǒng)具有技術(shù)含量高、便攜的特點(diǎn)，可用數(shù)字硬件電路來(lái)實(shí)現(xiàn)數(shù)據(jù)量極其龐大的超聲信息的實(shí)時(shí)處理。 @@ 本文從超聲診斷原理入手，在對(duì)超聲診斷系統(tǒng)中的幾個(gè)關(guān)鍵技術(shù)進(jìn)行分析的基礎(chǔ)上，重點(diǎn)研究開(kāi)發(fā)超聲診斷系統(tǒng)中數(shù)字信號(hào)處理部分的兩個(gè)核心算法。以FPGA芯片為載體，在Quartus Ⅱ平臺(tái)中采用Verilog HDL語(yǔ)言進(jìn)行編程并仿真驗(yàn)證，分別實(shí)現(xiàn)了數(shù)字FIR濾波器及CORDIC坐標(biāo)變換兩個(gè)模塊的功能。另外，采用Verilog HDL語(yǔ)言對(duì)應(yīng)用于圖像顯示模塊的SPI接口進(jìn)行了編程設(shè)計(jì)，編譯下載至FPGA中，最終實(shí)現(xiàn)了與ARM A8的OMPG3530板之間高速串行數(shù)據(jù)的傳輸。 @@ 采用在單片F(xiàn)PGA芯片內(nèi)實(shí)現(xiàn)數(shù)字式超聲診斷部分核心算法并與高性能ARMA8處理器相配合的數(shù)字信號(hào)處理解決方案，具有高速度、高精度、高集成度、便攜的特點(diǎn)，為全數(shù)字化便攜超聲診斷設(shè)備的研制打下了基礎(chǔ)。 @@關(guān)鍵詞：超聲診斷系統(tǒng)；FPGA；數(shù)字FIR濾波器；CORDIC算法；SPI總線
標(biāo)簽： FPGA 全數(shù)字 超聲診斷系統(tǒng)
上傳時(shí)間： 2013-07-07
上傳用戶：hxy200501
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