uart using verilog HDL
標(biāo)簽： verilog using uart HDL
上傳時(shí)間： 2017-07-21
上傳用戶：haoxiyizhong
verilog HDL 代碼綜合風(fēng)格，非常適合初學(xué)者
標(biāo)簽： verilog HDL 代碼
上傳時(shí)間： 2013-12-03
上傳用戶：xaijhqx
次代碼利用verilog HDL來描述的，可以實(shí)現(xiàn)2倍頻功能，只是頻率有一點(diǎn)誤差。
上傳時(shí)間： 2014-01-11
上傳用戶：維子哥哥
本文介紹了樂曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD／FPGA可編程邏輯控件,開發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺(tái)上, 一種基于FPGA 的樂曲發(fā)生器的設(shè)計(jì)方法, 并給出了設(shè)計(jì)的頂層電路圖和底層模塊的VHDL（或AHDL）源程序。該設(shè)計(jì)的正確性已通過硬件實(shí)驗(yàn)得到驗(yàn)證。
標(biāo)簽： FPGA PLUS MAX CPLD
上傳時(shí)間： 2014-02-01
上傳用戶：wff
雙向RAM控制程序,使用VRILOG HDL 編寫，簡(jiǎn)單實(shí)用
標(biāo)簽： VRILOG RAM HDL 控制
上傳時(shí)間： 2014-01-09
上傳用戶：lmeeworm
用verilog HDL實(shí)現(xiàn)狀態(tài)機(jī)的設(shè)計(jì)
標(biāo)簽： verilog HDL 狀態(tài)
上傳時(shí)間： 2014-01-22
上傳用戶：netwolf
中文版Verilog HDL簡(jiǎn)明教程，很簡(jiǎn)潔，結(jié)合實(shí)例，很容易理解，適合初學(xué)者。
標(biāo)簽： Verilog HDL 簡(jiǎn)明教程
上傳時(shí)間： 2014-01-25
上傳用戶：colinal
DDR SDRAM的veilog HDL程序，經(jīng)過驗(yàn)證 效果不錯(cuò)
標(biāo)簽： veilog SDRAM DDR HDL
上傳時(shí)間： 2017-08-11
上傳用戶：tonyshao
是摩托羅拉關(guān)于Verilog HDL的開發(fā)規(guī)范，相信對(duì)于學(xué)習(xí)Verilog程序設(shè)計(jì)的人會(huì)有很大的幫助
標(biāo)簽： Verilog HDL 摩托羅拉
上傳時(shí)間： 2017-08-14
上傳用戶：pkkkkp
本書介紹了大量verilog HDL程序設(shè)計(jì)的實(shí)例，對(duì)于verilog語言學(xué)習(xí)者和從事相關(guān)工作的工程師來說，都有一定的學(xué)習(xí)和參考價(jià)值。
標(biāo)簽： verilog HDL 程序設(shè)計(jì)
上傳時(shí)間： 2014-01-17
上傳用戶：czl10052678
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