vhdl語言編寫的AVR單片機IP核，里面有testbench和說明文檔。
標簽： vhdl AVR IP核 語言
上傳時間： 2014-01-05
上傳用戶：zukfu
can控制器IP核，verilog語言描述實現。含測試例
標簽： can IP核 控制器
上傳時間： 2013-12-26
上傳用戶：plsee
里面包含15個altera的IP核的源代碼,包括I2C，UART，VGA_SYN
標簽： altera I2C IP核 源代碼
上傳時間： 2013-12-24
上傳用戶：569342831
usb1.1 ip核，使用verilog編寫
標簽： usb 1.1
上傳時間： 2014-01-11
上傳用戶：qq21508895
實現fft的ip核，用vhdl語言實現。
標簽： fft
上傳時間： 2014-01-03
上傳用戶：onewq
wishbone總線的VHDL源代碼 wishbone適用于與FPGA中IP核的高速通信，其接口簡單，速度快 成為ip通信的主流
標簽： wishbone VHDL FPGA IP核
上傳時間： 2014-01-09
上傳用戶：maizezhen
i2c IP核 i2c.master i2c.mater.v
標簽： master mater i2c IP核
上傳時間： 2013-12-05
上傳用戶：moerwang
VERILOG VERSION PIC16C57 是一個用于FPGA模擬PIC16C57的IP核，有幫助文件，介紹了如何測試使用這個IP核。用VERILOG語言編寫的。
標簽： PIC 16C C57 VERILOG
上傳時間： 2014-01-16
上傳用戶：franktu
基于verilog HDL的一個USB 1.1的IP 核，內有詳細文檔說明。
標簽： verilog HDL 1.1 USB
上傳時間： 2013-12-20
上傳用戶：731140412
基于Verilog HDL 的一個CAN總線IP核。
標簽： Verilog HDL CAN IP核
上傳時間： 2013-12-08
上傳用戶：yy541071797
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