通信IP網(wǎng)作為實(shí)時(shí)業(yè)務(wù)傳輸載體，要求能夠?qū)ο噜徬到y(tǒng)之間通信故障進(jìn)行快速檢測(cè)，在出現(xiàn)故障時(shí)可以快速切換到備份鏈路，以保證實(shí)時(shí)數(shù)據(jù)不間斷傳輸。在研究BFD協(xié)議原理的基礎(chǔ)上，根據(jù)通信IP網(wǎng)運(yùn)行中出現(xiàn)的問(wèn)題，應(yīng)用BFD雙向快速檢測(cè)功能，實(shí)現(xiàn)了VRRP的Master/Backup狀態(tài)毫秒級(jí)切換，并利用BFD會(huì)話檢測(cè)靜態(tài)路由所在鏈路的狀態(tài)，實(shí)現(xiàn)一跳和多跳的靜態(tài)路由自動(dòng)切換，提高了通信IP網(wǎng)的可靠性。
標(biāo)簽： BFD 通信IP網(wǎng)
上傳時(shí)間： 2013-11-09
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研究基于IP 無(wú)線網(wǎng)絡(luò)中精細(xì)粒度可伸縮性( FGS) 視頻的傳輸?；诎粨Q的IP 無(wú)線網(wǎng)絡(luò)通常由兩段鏈路組成: 有線鏈路和無(wú)線鏈路。為了處理這種混合網(wǎng)絡(luò)中不同類型數(shù)據(jù)包的丟失情況, 對(duì)FGS 視頻增強(qiáng)層數(shù)據(jù)運(yùn)用了一個(gè)具有比特平面間不平等差錯(cuò)保護(hù)(BPUEP) 的多乘積碼前向糾錯(cuò)(MPFEC) 方案進(jìn)行信道編碼。對(duì)FGS 增強(qiáng)層每一個(gè)比特平面(BP) , 在傳輸層, 采用里德—索羅蒙碼(RS) 提供比特平面間的保護(hù); 而在鏈路層, 則運(yùn)用循環(huán)冗余校驗(yàn)碼(CRC) 串聯(lián)率兼容穿孔卷積碼(RCPC) 提供數(shù)據(jù)包內(nèi)保護(hù)。還提出了一個(gè)率失真優(yōu)化的信源—信道聯(lián)合編碼的碼率配置方案, 仿真結(jié)果顯示出該方案在提高接收端視頻質(zhì)量方面的優(yōu)勢(shì)。
標(biāo)簽： FGS 無(wú)線網(wǎng)絡(luò) 乘積碼 方案
上傳時(shí)間： 2013-11-14
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從LVS的通用體系結(jié)構(gòu)入手，分析了IPVS軟件的工作原理，討論了三種IP負(fù)載均衡技術(shù)；在分析網(wǎng)絡(luò)地址轉(zhuǎn)換方法（VS/NAT）的缺點(diǎn)和網(wǎng)絡(luò)服務(wù)的非對(duì)稱性的基礎(chǔ)上，給出了通過(guò)IP隧道實(shí)現(xiàn)虛擬服務(wù)器的方法VS/TUN，和通過(guò)直接路由實(shí)現(xiàn)虛擬服務(wù)器的方法VS/DR，極大地提高了系統(tǒng)的可伸縮性。該技術(shù)為建立和維護(hù)大型網(wǎng)絡(luò)服務(wù)具有實(shí)際應(yīng)用價(jià)值和指導(dǎo)意義。
標(biāo)簽： LVS 負(fù)載均衡技術(shù) 可伸縮 網(wǎng)絡(luò)服務(wù)
上傳時(shí)間： 2013-11-20
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無(wú)MCU的USB2.0設(shè)備控制器IP設(shè)計(jì)與驗(yàn)證
上傳時(shí)間： 2013-10-27
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介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)。采用Verilog HDL作控制器的模塊設(shè)計(jì)，并用ModelSim仿真測(cè)試，驗(yàn)證其正確性；利用嵌入式SOPC開發(fā)工具，在開發(fā)板上完成觸控屏顯示驅(qū)動(dòng)及其控制模塊的系統(tǒng)設(shè)計(jì)，給出系統(tǒng)硬、軟件設(shè)計(jì)，實(shí)現(xiàn)TFT-LCD觸控屏彩條顯示。這款觸控屏控制器IP核具備較強(qiáng)的通用性和兼容性，具有一定的使用范圍和應(yīng)用價(jià)值。
上傳時(shí)間： 2013-12-24
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PCI總線是目前最為流行的一種局部性總線 通過(guò)對(duì)PCI總線一些典型功能的分析以及時(shí)序的闡述，利用VetilogHDL設(shè)計(jì)了一個(gè)將非PCI功能設(shè)備轉(zhuǎn)接到PC1總線上的IP Core 同時(shí)，通過(guò)在ModeISim SE PLUS 6．0 上運(yùn)行測(cè)試程序模塊，得到了理想的仿真數(shù)據(jù)波形，從軟件上證明了功能的實(shí)現(xiàn)。
標(biāo)簽： VeriIog Core PCI HDL
上傳時(shí)間： 2014-12-30
上傳用戶：himbly
介紹了SoPC（System on a Programmable Chip）系統(tǒng)的概念和特點(diǎn)，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設(shè)計(jì)和實(shí)現(xiàn)。通過(guò)將設(shè)計(jì)好的UART IP核集成到SoPC系統(tǒng)中加以驗(yàn)證，證明了所設(shè)計(jì)的UART IP核可以正常工作。該設(shè)計(jì)方案為其他基于SoPC系統(tǒng)IP核的開發(fā)提供了一定的參考。
上傳時(shí)間： 2013-11-12
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IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標(biāo)簽： modelsim 仿真 IP核 仿真庫(kù)
上傳時(shí)間： 2013-10-20
上傳用戶：lingfei
7.4 基于IP CORE的BLOCK RAM設(shè)計(jì)修改稿。
上傳時(shí)間： 2013-11-07
上傳用戶：sammi
定制簡(jiǎn)單LED的IP核的設(shè)計(jì)源代碼
上傳時(shí)間： 2013-10-19
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