無MCU的USB2.0設備控制器IP設計與驗證
上傳時間： 2013-10-27
上傳用戶：zouxinwang
介紹一款基于SOPC的TFT-LCD觸控屏控制器IP核的設計與實現。采用Verilog HDL作控制器的模塊設計，并用ModelSim仿真測試，驗證其正確性；利用嵌入式SOPC開發工具，在開發板上完成觸控屏顯示驅動及其控制模塊的系統設計，給出系統硬、軟件設計，實現TFT-LCD觸控屏彩條顯示。這款觸控屏控制器IP核具備較強的通用性和兼容性，具有一定的使用范圍和應用價值。
上傳時間： 2013-12-24
上傳用戶：sdq_123
PCI總線是目前最為流行的一種局部性總線 通過對PCI總線一些典型功能的分析以及時序的闡述，利用VetilogHDL設計了一個將非PCI功能設備轉接到PC1總線上的IP Core 同時，通過在ModeISim SE PLUS 6．0 上運行測試程序模塊，得到了理想的仿真數據波形，從軟件上證明了功能的實現。
上傳時間： 2014-12-30
上傳用戶：himbly
介紹了SoPC（System on a Programmable Chip）系統的概念和特點，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設計和實現。通過將設計好的UART IP核集成到SoPC系統中加以驗證，證明了所設計的UART IP核可以正常工作。該設計方案為其他基于SoPC系統IP核的開發提供了一定的參考。
上傳時間： 2013-11-12
上傳用戶：894448095
為滿足無線網絡技術具有低功耗、節點體積小、網絡容量大、網絡傳輸可靠等技術要求，設計了一種以MSP430單片機和CC2420射頻收發器組成的無線傳感節點。通過分析其節點組成，提出了ZigBee技術中的幾種網絡拓撲形式，并研究了ZigBee路由算法。針對不同的傳輸要求形式選用不同的網絡拓撲形式可以盡大可能地減少系統成本。同時針對不同網絡選用正確的ZigBee路由算法有效地減少了網絡能量消耗，提高了系統的可靠性。應用試驗表明，采用ZigBee方式通信可以提高傳輸速率且覆蓋范圍大，與傳統的有線通信方式相比可以節約40%左右的成本。 Abstract: To improve the proposed technical requirements such as low-ower， small nodes， large capacity and reliable network transmission， wireless sensor nodes based on MSP430 MCU and CC2420 RF transceiver were designed. This paper provided network topology of ZigBee technology by analysing the component of the nodes and researched ZigBee routing algorithm. Aiming at different requirements of transmission mode to choose the different network topologies form can most likely reduce the system cost. And aiming at different network to choose the correct ZigBee routing algorithm can effectively reduced the network energy consumption and improved the reliability of the system. Results show that the communication which used ZigBee mode can improve the transmission rate， cover more area and reduce 40% cost compared with traditional wired communications mode.
上傳時間： 2013-10-09
上傳用戶：robter
主要介紹了千兆位以太網技術及其在多速率局域網的組網設計、優化方案和運用多種網絡技術的千兆位以太網組網工程實例。全書共9章，內容包括OSI參考模型與TCP/IP協議簡介，以太網基礎知識、拓撲結構，交換式以太網，虛擬局域網（VLAN），VLAN間通信與路由選擇，千兆位以太網技術的大型局域網設計原則，綜合布線系統設計，基于千兆位以太網技術的大型園區網工程及實例。
上傳時間： 2013-10-15
上傳用戶：lanhuaying
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-10-20
上傳用戶：lingfei
7.4 基于IP CORE的BLOCK RAM設計修改稿。
上傳時間： 2013-11-07
上傳用戶：sammi
定制簡單LED的IP核的設計源代碼
上傳時間： 2013-10-19
上傳用戶：gyq
這一節的目的是使用XPS為ARM PS 處理系統 添加額外的IP。從IP Catalog 標簽添加GPIO，并與ZedBoard板子上的8個LED燈相連。當系統建立完后，產生bitstream，并對外設進行測試。本資料為源代碼，原文設計過程詳見：【 玩轉賽靈思Zedboard開發板（4）：如何使用自帶外設IP讓ARM PS訪問FPGA？】 硬件平臺：Digilent ZedBoard 開發環境：Windows XP 32 bit 軟件： XPS 14.2 +SDK 14.2
上傳時間： 2013-11-06
上傳用戶：yuchunhai1990
