MAX+PLUSⅡ的學(xué)習(xí)應(yīng)用教程,適用于基本的VHDL開發(fā)
標(biāo)簽： PLUS VHDL MAX 應(yīng)用教程
上傳時間： 2016-11-27
上傳用戶：l254587896
3-8譯碼器的仿真實(shí)驗(yàn)。本實(shí)驗(yàn)選用的仿真開發(fā)軟件是MAX+plus II Version 9.3，原理圖源文件保存在MyProject目錄中，為138decoder.gdf，另有我寫的實(shí)驗(yàn)報(bào)告，呵呵，適合仿真入門
標(biāo)簽： Version plus MAX 9.3
上傳時間： 2016-12-14
上傳用戶：米卡
計(jì)算機(jī)組成原理實(shí)驗(yàn)（MAX PLUS） 1.ALU設(shè)計(jì) 2.MEM設(shè)計(jì) 3.32位2選1選擇器
上傳時間： 2013-12-18
上傳用戶：familiarsmile
用VHDL 語言設(shè)計(jì)交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對FPGA/ CPLD 芯片進(jìn)行下載, 由于生成的是集成化的數(shù)字電 路, 沒有傳統(tǒng)設(shè)計(jì)中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現(xiàn)了EDA 技術(shù)在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。
上傳時間： 2013-12-28
上傳用戶：zhengzg
Max+Plus II 的ppt文檔，看后可以很輕易上手Max+Plus II
上傳時間： 2013-12-28
上傳用戶：13160677563
在 MAX+PLUS II開發(fā)環(huán)境下采用 VHDL語言 設(shè)計(jì)并實(shí)現(xiàn)了電表抄表器 討論了系統(tǒng)的四個 組成模塊的設(shè)計(jì)和 VHDL 的實(shí)現(xiàn) 每個模塊采用 RTL 級描述 整體的生成采用圖形輸入法 通過波形仿真 下載芯片測試 完成了抄表器的功能
上傳時間： 2013-12-26
上傳用戶：myworkpost
摘要: 本文介紹了基于FPGA 的出租車計(jì)價器系統(tǒng)的功能、設(shè)計(jì)思想和實(shí)現(xiàn), 該設(shè)計(jì)采用模塊化自上而下的層次化設(shè)計(jì),頂 層設(shè)計(jì)有5 個模塊,各模塊中子模塊采用VHDL 或圖形法設(shè)計(jì)。在Max+plusⅡ下實(shí)現(xiàn)編譯、仿真等,最后成功下載到FPGA 芯 片中。完成了可預(yù)置自動計(jì)費(fèi)、自動計(jì)程、計(jì)時、空車顯示等多功能計(jì)價器。由于FPGA 具有高密度、可編程及有強(qiáng)大的軟件 支持等特點(diǎn),所以該設(shè)計(jì)具有功能強(qiáng)、靈活和可靠性高等特點(diǎn),具有一定的實(shí)用價值。
上傳時間： 2013-12-09
上傳用戶：llandlu
MAX+plus II FPGA CPLD開發(fā)軟件完美無限制破解版
上傳時間： 2014-01-07
上傳用戶：sjyy1001
本文介紹了樂曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD／FPGA可編程邏輯控件,開發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺上, 一種基于FPGA 的樂曲發(fā)生器的設(shè)計(jì)方法, 并給出了設(shè)計(jì)的頂層電路圖和底層模塊的VHDL（或AHDL）源程序。該設(shè)計(jì)的正確性已通過硬件實(shí)驗(yàn)得到驗(yàn)證。
上傳時間： 2014-02-01
上傳用戶：wff
CPLD數(shù)字電路設(shè)計(jì)--使用MAX+plusⅡ入門篇,學(xué)習(xí)MAX+plusII必備書籍。
標(biāo)簽： MAX plusII CPLD plus
上傳時間： 2017-08-18
上傳用戶：yy541071797
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
