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VHDL/FPGA/Verilog資源 文件大小：235 K

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資源簡介

在 MAX+PLUS II開發(fā)環(huán)境下采用 VHDL語言 設(shè)計并實現(xiàn)了電表抄表器 討論了系統(tǒng)的四個 組成模塊的設(shè)計和 VHDL 的實現(xiàn) 每個模塊采用 RTL 級描述 整體的生成采用圖形輸入法 通過波形仿真 下載芯片測試 完成了抄表器的功能

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