以太網(wǎng)是在20世紀70年代為解決網(wǎng)絡(luò)中零散的和偶然的堵塞而開發(fā)的，而 IEEE802.3標準是在最初的以太網(wǎng)技術(shù)基礎(chǔ)上于1980年開發(fā)成功的。現(xiàn)在，以太網(wǎng)一詞泛指所有采用CSMA/CD協(xié)議的局域網(wǎng)。以太網(wǎng)2.0版由數(shù)字設(shè)備公司、 Intel公司和Xerox公司聯(lián)合開發(fā)，它與IEEE802.3兼容。 本設(shè)計采用FPGA設(shè)計以太網(wǎng)控制器代替?zhèn)鹘y(tǒng)的ASCI設(shè)計方法，主要原因在于FPGA技術(shù)的特點，它作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原由可編程期間門電路數(shù)有限的缺點。使本設(shè)計的產(chǎn)品十分靈活，可以在多種用戶多種開發(fā)平臺，硬件環(huán)境下使用而只需要對設(shè)計進行簡單的修改和編輯即可，方便了設(shè)計者和用戶的使用。 本論文主要闡述了使用FPGA設(shè)計開發(fā)以太網(wǎng)控制器的設(shè)計開發(fā)流程，以及研究了FPGA開發(fā)方法和傳統(tǒng)ASIC開發(fā)方法的區(qū)別和優(yōu)略。主要內(nèi)容為： 1．闡述FPGA技術(shù)的發(fā)展歷史，現(xiàn)狀和將來的發(fā)展趨勢。 2．詳細說明了FPGA設(shè)計開發(fā)以太網(wǎng)控制器的全過程，包括模塊分析功能分析以及代碼設(shè)計。 3．采用軟件仿真的方法設(shè)計和驗證了MODELSIM仿真平臺以及仿真波形圖分析。 4．對比分析了FPGA和傳統(tǒng)的ASIC開發(fā)過程的區(qū)別以及優(yōu)缺點。
標簽： FPGA 以太網(wǎng)控制器
上傳時間： 2013-05-25
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隨著移動終端、多媒體、通信、圖像掃描技術(shù)的發(fā)展，圖像應用日益廣泛，壓縮編碼技術(shù)對圖像處理中大量數(shù)據(jù)的存儲和傳輸至關(guān)重要。同時， FPGA單片規(guī)模的不斷擴大，在FPGA芯片內(nèi)實現(xiàn)復雜的數(shù)字信號處理系統(tǒng)也成為現(xiàn)實，因此采用FPGA實現(xiàn)圖像壓縮已成為一種必然趨勢。JPEG靜態(tài)圖像壓縮標準應用非常廣泛，是圖像壓縮中主要的標準之一。研究JPEG圖像壓縮在FPGA上的實現(xiàn)，具有廣闊的應用背景。 論文從實際工程應用出發(fā)，通過設(shè)計圖像壓縮的IP核，完成JPEG壓縮算法在FPGA上的實現(xiàn)。首先闡述JPEG基本模式的壓縮編碼的標準，然后在設(shè)計規(guī)劃過程中，采用SOC的設(shè)計思想，給出整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、層次劃分，對各個模塊的HDL實現(xiàn)進行詳細的描述，最后完成整體驗證。方案采用了IP核復用的設(shè)計技術(shù)，基于Xilinx公司本身的IP核，進行了再次開發(fā)。在研究JPEG標準的核心算法DCT的基礎(chǔ)上，加以改進，設(shè)計了適合器件結(jié)構(gòu)的基于DA算法的DCT變換的IP核。通過結(jié)構(gòu)和算法的優(yōu)化，提高了速度，減少占用過多的片內(nèi)資源。 設(shè)計基于Xilinx的Virtex- II系列的FPGA的硬件平臺,在ISE7.1中編譯綜合，最后通過Modelsim仿真驗證。分辨率為352×288大小的源圖像，在不同的壓縮等級設(shè)置下，均測試通過。仿真驗證的結(jié)果表明：基于FPGA的JPEG壓縮編碼占用較少的硬件資源，可在較高的工作頻率下運行，設(shè)計在速度和資源利用率方面達到了較優(yōu)的狀態(tài)，能夠滿足一般圖像壓縮的要求。 整個設(shè)計可以作為單獨的JPEG編碼芯片也可以作為IP核添加到其他系統(tǒng)中去，具有一定的使用價值。
上傳時間： 2013-04-24
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隨著微電子技術(shù)的高速發(fā)展，實時圖像處理在多媒體、圖像通信等領(lǐng)域有著越來越廣泛的應用。FPGA就是硬件處理實時圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理專用芯片的研究將成為信息產(chǎn)業(yè)的新熱點。 本文以FPGA為平臺，使用VHDL硬件描述語言設(shè)計并實現(xiàn)了中值濾波、順序濾波、數(shù)學形態(tài)學、卷積運算和高斯濾波等圖像處理算法。在設(shè)計過程中，通過改進算法和優(yōu)化結(jié)構(gòu)，在合理地利用硬件資源的條件下，有效地挖掘出算法內(nèi)在的并行性，采用流水線結(jié)構(gòu)優(yōu)化算法，提高了頂層濾波模塊的處理速度。在中值濾波器的硬件設(shè)計中，本文提出了一種快速中值濾波算法，該算法大大節(jié)省了硬件資源，處理速度也很快。在數(shù)學形態(tài)學算法的硬件實現(xiàn)中，本文提出的最大值濾波和最小值濾波算法大大減少了硬件資源的占用率，適應了流水線設(shè)計的要求，提高了圖像處理速度。 整個設(shè)計及各個模塊都在Altera公司的開發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim上進行了邏輯綜合以及仿真。綜合和仿真的結(jié)果表明，使用FPGA硬件處理圖像數(shù)據(jù)不僅能夠獲得很好的處理效果，達到較高的工作頻率，處理速度也遠遠高于軟件法處理圖像，可滿足實時圖像處理的要求。 本課題為圖像處理專用FPGA芯片的設(shè)計做了有益的探索性嘗試，對今后完成以FPGA圖像處理芯片為核心的實時圖像處理系統(tǒng)的設(shè)計有著積極的意義。
上傳時間： 2013-06-08
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現(xiàn)代通信系統(tǒng)對帶寬和數(shù)據(jù)速率的要求越來越高，超寬帶(ultra-wideband，UWB)通信以其傳輸速率高、空間容量大、成本低、功耗低的優(yōu)點，成為解決企業(yè)、家庭、公共場所等高速因特網(wǎng)接入的需求與越來越擁擠的頻率資源分配之間的矛盾的技術(shù)手段。 論文主要圍繞兩方面展開分析：一是介紹用于UWB無載波脈沖調(diào)制及直接序列碼分多址調(diào)制(DS-CDMA)的新型脈沖，即Hermite正交脈沖，并且分析了這種構(gòu)建UWB多元通信和多用戶通信的系統(tǒng)性能。二是分析了UWB的多帶頻分復用物理層提案(MBOA)的調(diào)制技術(shù)，并在FPGA上實現(xiàn)了調(diào)制模塊。正交Hermite脈沖集被提出用于UWB的M元雙正交調(diào)制系統(tǒng)，獲得高數(shù)據(jù)速率。調(diào)整脈沖的脈寬因子和中心頻率能使脈沖滿足FCC的頻譜要求。M元雙正交調(diào)制的接收機需要M/2個相關(guān)器，遠比M元正交調(diào)制所需的相關(guān)器數(shù)量少。誤碼率一定時，維數(shù)M的增加可獲得高的比特率和低的信噪比。雖然高階的Hermite脈沖易受抖動時延的影響，但當抖動時延范圍小于0.02ns時，其影響較為不明顯。本文認為1～8階的Hermite脈沖皆可用，可構(gòu)成16元雙正交系統(tǒng)。 正交Hermite脈沖集也可以構(gòu)造UWB多用戶系統(tǒng)。各用戶的信息用不同的Hermite脈沖同時傳輸，其多用戶的誤比特率上限低于高斯單脈沖構(gòu)成的PPM多用戶系統(tǒng)的誤比特率，所以其系統(tǒng)性能更優(yōu)。正交Hermite脈沖還可以用于UWB的DS-CDMA調(diào)制，在8個脈沖可用的情況下，最多可容64個用戶同時通信。 基于MBOA提出的UWB物理層協(xié)議，本文用Verilog硬件語言實現(xiàn)了調(diào)制與解調(diào)結(jié)構(gòu)，并用Modelsim做了時序驗證。用Verilog編程實現(xiàn)的輸出數(shù)據(jù)與Matlab生成的UWB建模的輸出結(jié)果一致。為了達到UWBMB-OFDM系統(tǒng)的FFT處理器的要求，一個混和基多通道流水線的FFT算法結(jié)構(gòu)被提出。其有效的實現(xiàn)方法也被提出。這種結(jié)構(gòu)采用多通道以獲得高的數(shù)據(jù)吞吐量。此外，它用于存儲和復數(shù)乘法器的硬件損耗相比其他的FFT處理器是最少的。高基的FFT蝶算減少了復數(shù)乘法器的數(shù)量。在132MHz的工作頻率下，整個128點FFT變換在此結(jié)構(gòu)模式下只需要242.4ns,滿足了MBOA的要求。
上傳時間： 2013-07-29
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卷積編碼是深空通信系統(tǒng)和無線通信系統(tǒng)中常用的一種編碼方式。Viterbi碼算法是卷積碼的一種最大似然譯碼算法，它按照最大似然譯碼準則，在網(wǎng)格圖上找出一條最大似然路徑來得到譯碼結(jié)果。本設(shè)計的主要內(nèi)容是3比特軟判決Viterbi譯碼器的FPGA實現(xiàn)，設(shè)計是采用硬件VHDL語言來完成，并在ModelSim和Quartus Ⅱ軟件環(huán)境下進行編譯和仿真。在論文中介紹了Viterbi譯碼器的各模塊的各種算法，并著重介紹了本設(shè)計所采用的具體方法，通過仿真和測試，驗證了設(shè)計的正確性。最后，介紹了Viterbi譯碼器在未來通信中的發(fā)展和應用。
上傳時間： 2013-07-02
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本文主要對基于FPGA芯片的橢圓曲線密碼算法的實現(xiàn)及優(yōu)化設(shè)計進行了研究。由于點乘運算極大影響了橢圓曲線密碼系統(tǒng)的加/解密速度，本文對點乘運算的FPGA設(shè)計進行了重點優(yōu)化。首先比較分析了三種點乘算法，從運算復雜度的角度確定了蒙哥馬里算法是最利于FPGA芯片實現(xiàn)的。然后根據(jù)蒙哥馬里算法，用VerilogHDL語言實現(xiàn)了基于FPGA芯片的橢圓域中的基本運算(模加、模乘、模平方和模逆)。通過三種模乘算法在FPGA上的實現(xiàn)，設(shè)計出一種串并混合的乘法器，達到了面積與速度的最佳匹配。 本文利用Modelsim對本課題設(shè)計的硬件系統(tǒng)進行了仿真實驗，驗證了所設(shè)計的硬件系統(tǒng)完成了橢圓曲線密碼算法在FPGA上的實現(xiàn)。最后使用SynplifyPro進行綜合及布局布線，綜合報告文件證明了本課題所設(shè)計的ECC加密系統(tǒng)達到了優(yōu)化芯片速度和面積的目的。
標簽： FPGA ECC 密碼算法 優(yōu)化設(shè)計
上傳時間： 2013-04-24
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采用自動增益控制(AGC)技術(shù)實現(xiàn)的寬頻帶放大器在雷達系統(tǒng)及其他相關(guān)電子領(lǐng)域有著廣泛的應用。 本文詳細討論了基于FPGA和可編程增益放大器(PGA)實現(xiàn)的自動增益控制寬帶視頻放大器的設(shè)計及實現(xiàn)方法。首先給出了自動增益控制寬帶放大器取樣反饋、數(shù)字控制部分的多種實現(xiàn)方案，并根據(jù)實際應用情況及性能指標要求進行了方案論證。接著，分別介紹了模擬通道部分、數(shù)字取樣模塊、FPGA邏輯控制模塊及數(shù)模轉(zhuǎn)換模塊，包括它們的芯片選擇、實現(xiàn)方法和注意事項等。最后，對FPGA邏輯控制模塊進行了功能分解，并以XilinxISE和Modelsim為開發(fā)平臺完成了其子模塊的程序設(shè)計及相關(guān)階段的仿真。 本文實現(xiàn)的電路板可對帶寬達40M的信號進行平穩(wěn)的放大并輸出較平坦的信號波形。同時，該電路板具有自動增益及固定增益選擇能力。當選擇自動增益方式時，增益的改變通過增益同步脈沖觸發(fā)，觸發(fā)脈沖可由系統(tǒng)內(nèi)部周期產(chǎn)生或外部提供。
標簽： FPGA 自動增益控制 放大器設(shè)計 視頻
上傳時間： 2013-06-05
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隨著雷達、圖像、通信等領(lǐng)域?qū)π盘柛咚偬幚淼囊螅芯咳藛T正尋求高速的數(shù)字信號處理算法，以滿足這種高速地處理數(shù)據(jù)的需要。常用的高速實時數(shù)字信號處理的器件有ASIC、可編程的數(shù)字信號處理芯片、FPGA，等等。 本文研究了時域FPGA上實現(xiàn)高速高階FIR數(shù)字濾波器結(jié)構(gòu)，并實現(xiàn)了高壓縮比的LFM脈沖信號的匹配濾波。文章根據(jù)FIR數(shù)字濾波器理論，分析比較實現(xiàn)了FIR濾波器的方法；使用并行分布式算法，在Xilinx的VirtexⅡFPGA系列芯片上設(shè)計了高速高階FIR濾波器。并詳細進行了分析；設(shè)計出了一個256階的線性調(diào)頻脈沖壓縮信號的匹配濾波器設(shè)計實例，并用ModelSim軟件進行了仿真。
標簽： FPGA FIR 濾波器設(shè)計
上傳時間： 2013-07-18
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本文主要研究基于FPGA的高速流水線工作方式的FFT實現(xiàn)。圍繞這個目標利用Xilinx公司VIRTEX_Ⅱ系列FPGA，及其提供的ISE設(shè)計工具、modelsim仿真工具、Synplify綜合工具及MATLAB，完成了流水線工作方式的FFT中基于每一階運算單元的高效復數(shù)乘法器的設(shè)計、各階控制單元的設(shè)計、數(shù)據(jù)存儲器的設(shè)計，從而完成1024點流水線工作方式的FFT，達到工作在50MHZ時鐘頻率的設(shè)計要求。
上傳時間： 2013-04-24
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本文探索了自主系統(tǒng)CPU設(shè)計方法和經(jīng)驗，同時對80C51產(chǎn)品進行了必要的改進。 文章采用XILINX公司的Virtex-ⅡPro系列FPGA芯片，在相關(guān)EDA軟件平臺的支持下進行基于FPGA的8051芯片的設(shè)計。在已公開的8051源代碼的基礎(chǔ)上，對其中的程序存儲器、指令存儲器做了較大幅度的修改，增加了定時器、串行收發(fā)器的軟件編寫，VerilogHDL語句共6000余行(見附錄光盤)。在設(shè)計中筆者特別的注意了源代碼中組合邏輯循環(huán)的去除，時序設(shè)計中合理確定建立時間和保持時間，保證了工作頻率的提高(工作頻率由12MHz提高到約30MHz)，串行收發(fā)器的下載實驗驗證了該模塊頻率的提高。對設(shè)計高頻CPU提供了有益的借鑒。本文利用Modelsim進行了功能仿真和后仿真，利用Synplify進行了綜合，仿真和綜合結(jié)果達到了設(shè)計的預期要求，并為下載和組成系統(tǒng)作了準備工作(設(shè)計了外圍電路的PCB板圖)。
上傳時間： 2013-06-28
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