P3.18. An analog signal xa(t) = sin (100πt) is sampled using the following sampling intervals. In each case plot the spectrum of the resulting discrete-time signal. Ts= 0.1 ms, Ts= 1 ms, Ts = 0.01 Sec
標(biāo)簽： following intervals sampling sampled
上傳時間： 2017-07-12
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遍歷數(shù)據(jù)庫：從SQLSERVER6.5開始，MS提供了一個非常有用的系統(tǒng)存儲過程sp_MSforeachtable和sp_MSforeachDB；作為DBA會經(jīng)常需要檢查所有的數(shù)據(jù)庫或用戶表，比如：檢查所有數(shù)據(jù)庫的容量 看看指定數(shù)據(jù)庫所有用戶表的容量，所有表的記錄數(shù)，我們一般處理這樣的問題都是用游標(biāo)分別處理處理，比如：在數(shù)據(jù)庫檢索效率非常慢時，我們想檢查數(shù)據(jù)庫所有的用戶表，我們就必須這樣寫游標(biāo)：
標(biāo)簽： SQLSERVER 6.5 數(shù)據(jù)庫
上傳時間： 2014-01-20
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操作系統(tǒng) JCINX操作系統(tǒng)開發(fā) 從計(jì)算機(jī)領(lǐng)域出現(xiàn)第一個OS開始，OS就成為眾多計(jì)算機(jī)專家，以及各種計(jì)算機(jī)愛好者關(guān)注，研究，實(shí)踐的寵兒。經(jīng)過幾十年的迅速發(fā)展，當(dāng)今世界已經(jīng)存在多種面向不同領(lǐng)域，不同平臺，不同用途的OS，比如完全面向IBM PC的已經(jīng)過時的單任務(wù)OS MS-DOS，以及當(dāng)今的主流PC操作系統(tǒng)MS-Windows系列，面向從大型機(jī)到桌面電腦，甚至掌上電腦的Unix以及其多種變種，還有分布式OS，實(shí)時OS，嵌入式OS，還有形形色色的面向研究的各種OS。
標(biāo)簽： JCINX 操作系統(tǒng) 操作 系統(tǒng)開發(fā)
上傳時間： 2014-08-22
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動態(tài)創(chuàng)建數(shù)據(jù)庫，表，字段。在vista系統(tǒng)下動態(tài)創(chuàng)建數(shù)據(jù)庫，數(shù)據(jù)庫使用的MS sql2005。
標(biāo)簽： 動態(tài) 數(shù)據(jù)庫
上傳時間： 2017-08-10
上傳用戶：z1191176801
stm32中準(zhǔn)確延時用的文件,因?yàn)闀r鐘速度過快且應(yīng)用廣，要實(shí)現(xiàn)ms的延遲是很困難的，所以用嘀嗒時鐘。
上傳時間： 2013-12-14
上傳用戶：llandlu
里面是各種經(jīng)典的算法實(shí)現(xiàn)，大家可以下載下來學(xué)習(xí)交流，其中有ms的面試題目啊。
標(biāo)簽： 算法
上傳時間： 2017-09-05
上傳用戶：zhaiye
這個開源的HTML文本編輯器可以讓W(xué)eb程序擁有如MS Word這樣強(qiáng)大的編輯功能. FCKeditor支持當(dāng)前流行的瀏覽器如IE,Firefox,Netscape,Opera等戲中的坦克所遇到的障礙物主要有墻、炸彈(泡泡)。坦克的所到之處都可以留下炸彈，炸彈會在一定時間內(nèi)爆炸，一旦對手被炸到，你就贏了~
標(biāo)簽： FCKeditor Netscape Firefox Opera
上傳時間： 2014-03-28
上傳用戶：wlcaption
一個很完整的計(jì)算器代碼，能實(shí)MS,MR,M+,MC等功能，在wince環(huán)境下開發(fā)，所用的開發(fā)工具是evc。這個程序比較完善，希望大家喜歡，謝謝！
上傳時間： 2017-09-19
上傳用戶：youmo81
計(jì)算機(jī)應(yīng)用專業(yè)學(xué)生選課系統(tǒng)畢業(yè)論文，asp+MS SQL Server設(shè)計(jì)，較詳細(xì)。
標(biāo)簽： 計(jì)算機(jī)應(yīng)用 畢業(yè)論文
上傳時間： 2013-12-14
上傳用戶：lgnf
1 系統(tǒng)功能 本系統(tǒng)擬定對頻率范圍在1~50 kHz左右的TTL電平脈沖序列進(jìn)行多路延遲處理。各路延遲時間分別由單片機(jī)動態(tài)設(shè)定，最大延遲時間為1 ms，最大分辨率為0.15 ns級。 3 方案實(shí)現(xiàn) 系統(tǒng)選用Actel公司的ProASIC3 A3P250芯片實(shí)現(xiàn)數(shù)字部分。系統(tǒng)時鐘由外部50 MHz晶振提供，時鐘引腳連接到FPGA的CCC全局時鐘引腳上；頻率可以通過FPGA內(nèi)部的PLL實(shí)現(xiàn)倍頻和分頻，設(shè)定需要的頻率。由于在多路脈沖延遲方案中電路的同步是保證控制正確的條件，所以應(yīng)該首先為電路提供一個基準(zhǔn)脈沖。
標(biāo)簽： FPGA的多路可控脈沖延遲
上傳時間： 2015-04-25
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