對NC Verilog的基本介紹，詳細的圖解，非常適合初學者使用，一個word文檔和一個pdf文檔
標簽： Verilog
上傳時間： 2014-01-19
上傳用戶：bcjtao
nc verilog 的使用說明和實例，對于實用nc來進行仿真進行了詳細說明。
標簽： verilog nc 使用說明
上傳時間： 2017-01-02
上傳用戶：趙云興
這個手冊將向你介紹使用NC-Verilog simulator和SimVision。
標簽： NC-Verilog simulator SimVision
上傳時間： 2017-07-22
上傳用戶：daoxiang126
Cadence公司出品，很好的Verilog/VHDL仿真工具，其中NC-Verilog 的前身是著名的Verilog仿真軟件：Verilog-XL，用于Verilog仿真；NC-VHDL,用于VHDL仿真；NC-Sim,是Verilog/VHDL混合語言仿真工具
標簽： NC-Verlog NC-VHDL NC-SIM 1.150
上傳時間： 2013-05-26
上傳用戶：jacking
標簽： 機械系統 動態分析
上傳時間： 2013-07-22
上傳用戶：eeworm
本文主要研究了數字聲音廣播系統(DAB)內交織器與解交織器的算法及硬件實現方法。時間交織器與解交織器的硬件實現可以有幾種實現方案，本文對其性能進行了分析比較，選擇了一種工程中實用的設計方案進行設計，并將設計結果以FPGA設計驗證。時間解交織器的交織速度、電路面積、占用內存、是設計中主要因素，文中采用了單口SRAM實現，減少了對存儲器的使用，利用lC設計的優化設計方法來改善電路的面積。硬件實現是采用工業EDA標準Top-to-Down設計思想來設計時間解交織，使用verilogHDL硬件描述語言來描述解交織器，用Cadence NC-Verilog進行仿真，Debussy進行debug，在Altera公司的FPGA開發板上進行測試，然后用ASIC實現。測試結果證明：時間解交織器的輸出正確，實現速度較快，占用面積較小。
標簽： FPGA 算法研究
上傳時間： 2013-04-24
上傳用戶：梧桐
EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境 由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類 這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。 如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。
標簽： EDA 編輯 邏輯
上傳時間： 2013-11-19
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上傳時間： 2013-10-11
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IC電話卡計費系統，基于UNIX系統的NC—Verilog的硬件開發。
標簽： 電話卡 計費系統
上傳時間： 2014-01-21
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《集成電路設計制造中EDA工具實用教程》共17章，分為三個部分。第一部分介紹半導體工藝和半導體器件仿真工具，分別介紹了Synopsys公司的TSUPREM4/MEDICI，ISE TCAD和Silvaco公司的Athena/Atlas等TCAD工具及其使用，并以ESD靜電放電防護器件的設計及驗證為實例介紹這些軟件工具的應用。第二部分介紹了模擬集成電路設計工具的應用，輔以典型模擬IC電路的設計實例，以Cadence設計流程中的工具為主，同時也介紹了業界常用的Synopsys的Hspice電路仿真工具和Mentor Graphics的Calibre版圖驗證工具。第三部分為數字集成電路的設計工具使用教程，分別介紹了用Matlab進行系統級驗證、用ModelSim和NC-Verilog進行HDL描述和仿真、用Xilinx ISE進行EPGA驗證設計、用Synopsys的Design Compiler工具進行邏輯綜合以及使用Cadence的SE和SOC Encounter進行IC后端設計等。最后介紹了可測性設計的基本概念和流程。
標簽： 集成電路 eda
上傳時間： 2022-07-16
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