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PLL

鎖相環(PLL: Phase-locked loops)是一種利用反饋控制原理實現的頻率及相位的同步技術，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發生改變時，鎖相環會檢測到這種變化，并且通過其內部的反饋系統來調節輸出頻率，直到兩者重新同步，這種同步又稱為“鎖相”

Ph.D thesis from M.H.Perrott, about Fractional-N PLL design.

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標簽： Fractional-N Perrott thesis design

上傳時間： 2016-11-09

上傳用戶：youlongjian0
PhD.thesis about fractional PLL design from UC san-deago.

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標簽： fractional san-deago thesis design

上傳時間： 2013-12-21

上傳用戶：yyyyyyyyyy
LPC23xx系列ARM時鐘源的選擇、PLL的設置步驟以及注意事項等。PPT做的非常出色。

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標簽： LPC ARM PLL

上傳時間： 2016-11-18

上傳用戶：
PLL 的64倍頻鎖相環技術用實現倍頻從而達到對頻率的分頻

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標簽： PLL 倍頻鎖相環技術分頻

上傳時間： 2017-01-03

上傳用戶：yd19890720
驅動時鐘加入了PLL,使得DDS的驅動時鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級

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標簽： DDS PLL NCO 驅動

上傳時間： 2017-01-16

上傳用戶：ryb
PLL芯片ATF4154控制程序

PLL芯片ATF4154控制程序，單片機，51，調試通過了的，可以使用

標簽： 4154 PLL ATF 芯片

上傳時間： 2017-01-17

上傳用戶：dyctj
verilog PLL的代碼

verilog PLL的代碼，和PLL 的功能介紹，希望能通過，只是簡單了點

標簽： verilog PLL 代碼

上傳時間： 2013-12-17

上傳用戶：愛死愛死
該程序包含一般數字PLL仿真maltab程序和數字COSTAS環程序

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標簽： COSTAS maltab 程序 PLL

上傳時間： 2017-02-10

上傳用戶：zaizaibang
靜態PLL實驗程序

靜態PLL實驗程序，在actel的fusion系列FPGA中綜合通過

標簽： PLL 實驗程序

上傳時間： 2017-03-01

上傳用戶：秦莞爾w
PLL in verilog in the Appendix

PLL in verilog in the Appendix

標簽： Appendix verilog in PLL

上傳時間： 2017-03-24

上傳用戶：集美慧

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PLL

Ph.D thesis from M.H.Perrott, about Fractional-N PLL design.

PhD.thesis about fractional PLL design from UC san-deago.

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PLL 的64倍頻鎖相環技術用實現倍頻從而達到對頻率的分頻

驅動時鐘加入了PLL,使得DDS的驅動時鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級

PLL芯片ATF4154控制程序

verilog PLL的代碼

該程序包含一般數字PLL仿真maltab程序和數字COSTAS環程序

靜態PLL實驗程序

PLL in verilog in the Appendix